在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
[讨论] verilog代码实现不同位宽数据转换 子夜风尘 2013-4-19 911024 wh1105 2014-4-4 16:26
[讨论] 请求verilog高手指点程序问题!!! attachment  ...23 jeamie 2011-11-3 2611013 xiaoli055 2011-11-23 01:29
[讨论] FPGA中memory的应用——多通道共享缓存 ??实际中的问题!!!  ...2 shiyinjita 2013-3-1 1811009 youyou_hua 2017-1-14 22:43
[讨论] 关于AXI总线和Avalon总线的讨论贴 attach_img qb1781 2010-10-24 510962 hawaii_e 2012-11-7 10:46
[讨论] 晶体管级电路图问题,求教 attach_img cp19880313 2012-7-11 210885 cp19880313 2012-7-12 20:54
[讨论] 寄存器初始化问题  ...234 hitten 2010-2-3 3610592 atomdust 2011-10-20 10:59
[讨论] 关于设计sd卡控制器接口时序的讨论 attach_img  ...2 caicaixuehua 2012-12-15 1210641 enjoylife2017 2015-8-25 16:52
[讨论] 锁存的问题 hhc789 2012-9-25 810564 atsky0328 2012-10-1 13:22
[讨论] 求 quartus II出12.1版的破解. attachment  ...2 hzbise 2012-11-22 1410372 maverick28229 2014-2-13 14:04
[讨论] PCIe卡FPGA配置时间过长导致PC不知别。  ...2 psd0208 2012-12-10 1510315 cp南园 2016-10-25 17:15
[讨论] 传统huffman编码的verilog(VHDL)实现!  ...2 txd208 2012-2-14 1110287 ranqi 2019-2-11 15:21
[讨论] 关于10010序列检测器状态转换图的问题 attach_img tianyan_chn 2015-9-9 510206 bondylep 2017-6-28 11:19
[讨论] 10万火急!ISE综合后的仿真!  ...2 huanguestc002 2011-4-28 1110062 liyu266 2020-9-1 16:54
[讨论] ddr3求助。  ...23 王洁 2016-3-9 2510054 clmlplg 2017-7-23 16:09
[讨论] reg和wire的最大位宽能定义多少?  ...234 daneast 2017-1-5 349873 14425324 2017-3-15 07:19
[讨论] QuartusII 10.0 64位版本和32位版本运行速度 txfae 2010-7-10 89742 gaobaitong 2010-11-11 15:51
[讨论] 快时钟域域到慢时钟域 attachment  ...23 谁枫而飘 2015-7-12 279770 安丶和桥 2016-11-21 18:29
[讨论] set max delay/set min delay wrl201 2014-3-25 49663 wrl201 2014-3-26 10:31
[讨论] 请教:vivado中如何分配差分lvds管脚啊? RunningA 2014-6-17 59661 qxc 2018-11-12 14:33
[讨论] ISE里能将原理图转为verilog文件吗 hitjlj@sina.com 2012-12-7 59704 ll28 2012-12-15 22:26
[讨论] 异步fifo设计中使用格雷码方案时时序约束问题  ...2 zhanghi 2010-11-15 119561 silencefpga 2016-4-3 12:59
[讨论] 小功耗FPGA 电源选择 hcm608 2010-5-4 29589 panqiang196295 2010-6-13 00:44
[讨论] DC综合中的命令set_clock_sense -positive -clocks的意思?设置该命令的作用是什么? sunmeiling 2012-5-15 69572 dialsun 2023-9-3 17:33
[讨论] MVSIM201209调用VCSMX201306 attachment  ...23 zhq415758192 2014-3-11 279467 zzczx 2016-1-28 16:34
[讨论] 困惑,xilinx mig ip核中的时钟 polozpt 2015-1-29 49461 edwardk 2018-12-18 16:13
[讨论] FPGA功耗计算  ...2 zl138764 2014-6-27 189469 长岛的雪 2016-6-2 11:58
[讨论] 数字IC的困惑——怎么去增加自己的“功力”  ...23 subrant 2011-7-16 299317 chenredbin 2015-1-18 23:51
[讨论] verilog 中FIFO 问题  ...234 lincolnlee 2010-9-8 309326 yf869778412 2019-5-25 19:10
[讨论] altera DDIO的时序分析讨论 attach_img laokai 2013-4-22 39252 谁枫而飘 2016-6-23 14:49
[讨论] Spartan6的DDR调试(完成) attach_img digest xianrenwang 2015-6-3 79147 jpbrown19 2016-8-1 14:04
[讨论] 一直都不太明白Verilog不完整的if语句会产生锁存器,前辈筒子们杀进来。。 attach_img  ...23 fkl523 2014-10-21 259200 黎释注册 2016-9-23 09:01
[讨论] D触发器用来消除毛刺可行吗?  ...2 subrant 2011-9-9 169182 hgd2zp 2013-10-23 08:50
[讨论] 关于verilog coding style对逻辑综合结果的影响之讨论及如何更好地写verilog  ...23 winever 2014-3-7 219083 无声告白 2018-4-2 20:27
[讨论] FPGA中的RAM和ROM attachment  ...2 wangkang00288 2013-6-25 119008 edwardk 2018-12-19 21:57
[讨论] 跨时钟域的约束  ...23 挂在天边的鱼 2014-4-17 228965 stliutao 2016-3-4 21:47
下一页 »

快速发帖

还可输入 120 个字符
您需要登录后才可以发帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条

×

小黑屋| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-5-10 03:35 , Processed in 0.033293 second(s), 9 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
返回顶部 返回版块