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[讨论] ISE里能将原理图转为verilog文件吗

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发表于 2012-12-7 21:56:28 | 显示全部楼层 |阅读模式

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在Quartus里可以将原理图转为verilog,ISE里有这一个功能吗?现在是想把RTL级的代码转为门级的代码,想说能不能通过原理图来转换,在ISE里可以看到门级的原理图,而且每个门都自动命名了,所以觉得应该有这样一个功能吧,请高手支招啊!!
发表于 2012-12-7 23:36:28 | 显示全部楼层
综合以后,看RTL视图。。。
 楼主| 发表于 2012-12-10 22:16:04 | 显示全部楼层
知道怎么转换了,用DC,可以将RTL代码转为门级代码
发表于 2012-12-11 00:04:45 | 显示全部楼层
可以,直接新建一个.v文件就行了吧。
发表于 2012-12-11 10:01:14 | 显示全部楼层
.v是可以直接用的,无论是功能还是时序
发表于 2012-12-15 22:26:37 | 显示全部楼层
乍一看,还以为是要将电路原理图转成verilog。其实现在很少有人通过原理图来做FPGA设计。
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