10万火急！ISE综合后的仿真！

huanguestc002

ISE综合后的仿真，在网上看到些乱起八爪的方法，大都是这样的：“后仿真总共需要3个*.v文件。一个是你的模块的测试文件，一个是ISE生成的xxx_translate.v（翻译产生的） （注意，我们要更改这个文件的文件名，改为 xxx.v，也就是你的顶层模块名了。）。另一个是glbl.v文件。这个文件在 Xilinx安装目录:Xilinx91i\verilog\src下”，按照这样的方法我的测试文件为test.v,顶层模块为dsp.v，然后我将综合后产生的文件_translate.v改名为我的顶层模快名dsp.v,然后将test.v,dsp.v ,glbl.v 加入到modelsim的工程中。在仿真的时候虽然能正常仿真，但原来顶层模块下的那些子模块无法显示出来，也就无法看里面各个信号的波形。即使去掉仿真中的优化功能也见不到子模块。
但modelsim做综合前的仿真没出现这样的问题。
请问是不是综合后仿真设置错了，网上能找到的都是这样做的，无解了。。。
这个问题搞了半天都没解决，悲催啊！

shiyinjita

不知道你是在ISE中直接调用的modelsim还是？如果是在ISE中调用，那么等布局布线过后，然后在仿真，如果不是的话，好像你要先进行map，place建模文件生成，

gaurson

对，没错的，对于网表，已经没有层次的概念，相当于只有一个顶层，里面都是打平后的各种底层器件，而且信号名都衍生到相对应的器件上，所以只能通过网表文件里面一个一个去找，至少用modelsim好像只能这么做，不清楚用debussy之类的看波形的工具能不能做到，把相应信号的波形添加到波形窗口。

huanguestc002

回复 3# gaurson


对于一个很复杂的FPGA设计用modelsim来仿真那不是很麻烦啊，记得以前用QUARTUSII综合后用modelsim仿真没遇到过这个问题

jackertja

对，没错的，对于网表，已经没有层次的概念，相当于只有一个顶层，里面都是打平后的各种底层器件，而且信号 ...
gaurson 发表于 2011-4-28 13:22

                               
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    试试看在par时保留层级，也许能有模块名。
另外，即使是网表已经打平，里面的信号名也含有层级信息，只是优化合并了很多，肯定找不全。

huanguestc002

回复 2# shiyinjita

直接调用老是出现“Error: (vsim-3170) Could not find 'E:\12.2X\FIFO_RAM\work._timesim'.就是找不到布局布线后产生的_timsesim.v，把这个文件拷到work目录下也不行。
不直接调用呢就会出现子题目所描述的问题。

huanguestc002

回复 3# gaurson

对于一个复杂的FPGA设计用modelsim进行仿真不是悲剧了啊，总觉的设置没对，但没找到方法。

huanguestc002

对于复杂的FPGA设计用modelsim综合后仿真不是很悲剧啊。

huanguestc002

回复 2# shiyinjita



    我是布局布线后直接调用的，但老是出现 ** Error: (vsim-3170) Could not find 'E:\12.2X\FIFO_RAM\work._timesim'.
_timesim.v是布局布线后产生的，将其放入work目录下也不行，
最后单独加入modelsim中也不能出现子模块下的各个信号，无法看模块下的各个信号变化情况。

acgoal

回复 8# huanguestc002


    "但原来顶层模块下的那些子模块无法显示出来，也就无法看里面各个信号的波形".
    你的这句话，或者说这个现象。任何ASIC/FPGA综合后仿都是这样的。RTL代码经过综合后，信号名称完全变化了，除了一些寄存器名称会类似之外，所有的组合逻辑信号完全改名成随机的信号名了。所以你前半句话说的这个现象是正常的，你用什么仿真器都是一样的。至于信号的波形，是可以查看的，只是名称变了而已，你可能会搞不懂它具体的意思了。最后，原来设计的层次经过综合之后，除非保留（keep hierchy）选项，否则默认都是打平（flattern）了的设计，就是只有顶层这一级的设计，其他的层次都没有了。