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发表于 2010-11-15 15:25:27
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回复 3# zhouzhiping849
在频率较低时,允许的gray bus的delay skew会比较大,而频率较高时,允许的gray bus的delay skew则变小。
for example, 写时钟频率500M,读时钟频率为500M,写时钟域向读时钟域传递gray code,序列如下:对应2次写
3'b000--->3'b001--->3'b011,如果不对bus delay skew作约束,会出现如下情况,graybus[0]的delay 12ns, 而graybus[1]的delay 1ns,这样, 写时钟域graycode从3'b000变化到3'b011需要2个cycle(4ns),而5ns处读时钟域采样的gray bus值为3'b010(即3),这样,读时钟域就可能读出错误的数据(读3次)。当然,这是一种比较极限的情况,通常不加约束,且频率较低时是不会出现上述问题。 个人觉得加上约束会更稳妥。
不知各位同学的意见如何? |
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