异步fifo设计中使用格雷码方案时时序约束问题

HADIST

频率高的话 max delay check 一把，看看skew的情况。

silencefpga

一般来讲，频率超过300M，位宽超过256bit，答主都会进行bus delay skew约束。 这样稳妥些，尤其是在一些高性能企业及路由器交换机的设备上，约束是必要的。

时序是设计出来的，稳定性是良好的设计和追求卓越的约束精神才可以保证的。