一直都不太明白Verilog不完整的if语句会产生锁存器，前辈筒子们杀进来。。

fkl523 · 发表于 2014-10-21 19:13:50

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今天又看到了这个PPT， QQ图片20141021191948.png

，是不是应该第二个也即电平触发才会有锁存器出现？
还有一个问题，不完整的if会产生锁存器，那如果就是满足条件才动作，否则保持该咋处理？

谢谢各位了，/鞠躬

老阮 · 发表于 2014-10-21 19:30:10

1、时序电路，生成触发器，触发器是有使能端的，使能端无效时数据不变，这是触发器的特性。

2、组合逻辑，由于数据要保持不变，只能通过锁存器来保存。

楼主位的第二个代码就是在enable为低时，数据不变，因此要生成锁存器。
第一个代码，由于是时序逻辑，生成的触发器在enable无效时就可以保存数据。跟锁存器无关。

hfyfpga · 发表于 2014-10-21 19:47:27

俺也不确定，求高手解答！

fkl523 · 发表于 2014-10-21 20:12:43

回复 2# 老阮

多谢啊。还有点不很清楚，那是不是意味着如果要保持数据，不完整的if在组合及时序中都是可以的（能实现所需逻辑功能）？只不过组合的情况下产生的锁存器会有些浪费资源？

diyangguang · 发表于 2014-10-21 21:15:20

2楼正解

hikerwang · 发表于 2014-10-22 14:17:29

两个LATCH串联不就是触发器吗? 搂猪的问题可以说是综合成一个还是二个锁存器的问题.

chengroc · 发表于 2014-10-22 14:48:42

latch其实比dff结构更简单啊
数字设计中如果你能控制好时序，有意识地用latch也不是不可以。但同时也会增加后面时序分析的工作量。前端设计与后端时序分析要传递的信息量比较多，也容易遗漏，但也可以做好。
就怕无意识地用了latch，例如本想实现一个组合逻辑功能，却因为条件没有写完备导致出现了latch，后端再一疏忽，导致完全不可控。
而用dff实现数据保持的功能，问题就简化多了

回复老阮

多谢啊。还有点不很清楚，那是不是意味着如果要保持数据，不完整的if在组合及时序中都是可 ...
fkl523 发表于 2014-10-21 20:12

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fkl523 · 发表于 2014-10-23 09:04:41

回复 7# chengroc

明白了，十分感谢你

渐渐的 · 发表于 2014-10-23 10:18:06

2楼、7楼正解呀。

zhangdq · 发表于 2014-10-26 11:14:18

呵呵，第一个是寄存器，第二个正常时mux
第二个正常没存储功能，漏写条件，由于电平触发会生成不需要的latch

[讨论] 一直都不太明白Verilog不完整的if语句会产生锁存器，前辈筒子们杀进来。。

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