一直都不太明白Verilog不完整的if语句会产生锁存器，前辈筒子们杀进来。。

Jream · 发表于 2016-8-12 19:23:39

学习了

husthxing · 发表于 2016-8-13 00:05:16

学习了

荒漠小草 · 发表于 2016-9-21 11:33:35

学习了

joeljun · 发表于 2016-9-22 12:05:48

回复 2# 老阮

第1句表述是不是有误

SYoong · 发表于 2016-9-22 17:19:42

本帖最后由 SYoong 于 2016-9-22 17:23 编辑

回复 2# 老阮

如果第一种情况中没有使能端，只是简单的边沿触发的触发器，应该也会生成锁存器？还是说沿触发的就稳定不会产生锁存器，（因为其有自动保持功能），而电平触发的不能自动保存数据，因此就会生成锁存器？

黎释注册 · 发表于 2016-9-23 09:01:03

我是这么理解的，在一份资料看的，
时序电路=组合逻辑电路+储存电路；
储存电路有两个：锁存器（latch）和触发器；
边沿触发产生触发器，
电平触发产生锁存器，
多个触发器组成寄存器，

当描述的是时序电路，寄存器变量对应的寄存器，
描述的是完整的组合逻辑电路，对应为硬件连线，
当描述的是不完整组合逻辑，则寄存器对应的是锁存器；

zdy66 · 发表于 2024-8-23 09:14:55

黎释注册发表于 2016-9-23 09:01
我是这么理解的，在一份资料看的，
时序电路=组合逻辑电路+储存电路；
储存电路有两个：锁存器（latch）和 ...

大师我悟了

[讨论] 一直都不太明白Verilog不完整的if语句会产生锁存器，前辈筒子们杀进来。。

站长推荐 /1