reg和wire的最大位宽能定义多少？

ahua089403 · 发表于 2017-1-15 22:48:54

应该没有明确的限制吧
不过位宽过大的话时序可能会不容易跑过，特别是时钟速率较高时

QQben · 发表于 2017-1-16 10:37:23

谢谢分享

QQben · 发表于 2017-1-16 10:43:12

谢谢分享

dogbear2245 · 发表于 2017-1-16 22:05:19

本帖最后由 dogbear2245 于 2017-1-16 22:17 编辑

我觉得标题里的提问是个伪命题。
首先，我不觉得楼主问的是个语法问题。语法并没有对最大位宽做任何限制。
如果是应用问题，那么首先你得知道是用来做什么。如果是做FPGA设计，肯定是要受到FPGA芯片资源限制的。有人说这个位宽会影响时序，这个说法并非没有道理，试想，如果逻辑器件的90%的逻辑单元都被使用了，那对布局布线是有较大压力的，另外过大的位宽很难在FPGA内部保证其走线一致性，毕竟FPGA的资源是分布在不同的逻辑单元里的。但是，会有定义成几万几十万...位宽的需求么？如果你的设计有这样的需求，那么可以说，系统设计有问题。
所以，与其说定义多大位宽会影响速度，还不如说使用了多少资源会影响速度。

帖子内容里这个问题：512对于FPGA来说，无论是wire还是reg，都不能算太多资源，即使是用最低端的、资源最少的FPGA。然而不能孤立地来去分析这512，应该整体地去考量设计使用的所有资源，来确定512是否可以满足。