verilog 中FIFO 问题

lincolnlee · 发表于 2010-9-8 11:37:51

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小弟Verilog比较菜，问一个关于FIFO很基本的问题，就是从快时钟域到慢时钟域数据传输时，一般要用到FIFO做缓冲，我的疑惑就是，如果快时钟域的数据一直不停的输出，而FIFO的缓冲又不够大，当FIFO缓存写满时，那么快时钟域的一些数据是不是不能暂存在FIFO里而不能被慢时钟域的时钟采样到？或者快时钟域新产生的数据会把FIFO缓存里的数据覆盖掉？

AmoiBB · 发表于 2010-9-8 12:22:40

应该是会被覆盖掉

gaurson · 发表于 2010-9-8 12:34:03

我认为是前者，要是能覆盖掉，就不能理解为先进先出了吧。

eatman3380 · 发表于 2010-9-8 12:34:13

這時候要用FULL / EMPTY的訊號來作流量控制

快要FULL的時候就通知快時域的訊號停止在放資料近來

gaurson · 发表于 2010-9-8 12:40:02

楼上说的没错，不能让快速端一直发，否则会造成丢包。

ningwei8027 · 发表于 2010-9-8 12:45:24

xu xi yi xia

lincolnlee · 发表于 2010-9-9 10:17:14

哦
可是快时钟域的数据一直在产生呢？是不是快时钟域要由FIFO产生一个反馈信号，类似FULL这种，一旦FIFO写满，快时钟域的电路就暂停运算，直到FIFO又能重新写入？
5# gaurson

xianghai328 · 发表于 2010-9-9 10:54:41

一般都会有反馈机制的，从应用角度考虑，溢出出错后，要重新再次通信的。

gaurson · 发表于 2010-9-9 12:13:24

对，是需要fifo反馈一个空满的标志，来控制流量。

bunengwang · 发表于 2010-9-9 13:38:20

5楼的正解，确实需要空，满标志来控制流量的输入，输出。不过这两个标志的产生还是比较复杂。

[讨论] verilog 中FIFO 问题

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