关于xilinx器件dcm连接方式的疑问。

nilsolov

最近在测试中遇到两个怪事（spartan3e器件）。    第一个是：只有一个时钟输入clkin，需要两个不同倍频系数的输出，因此用一个时钟管脚驱动两个dcm，在约束中让clkin不走时钟网络，测试结果正常；然而我想只对clkin做频率的约束，所以调用了一个ise自带的串联的dcm，同时在ucf中增加了clkin的约束，编译完成时序分析显示slack充足，但是实际测试缺出现问题了。
    第二个是：我都采用一个时钟管脚驱动两个dcm，然后一个逐个在ucf中增加了dcm输出的约束，编译结果显示时序没有问题，另一个不添加约束。测试结果是添加了约束的反而功能异常，未添加约束的功能正常。
    用chipscope抓取第一个中两种dcm的连接方式的输出时钟，频率显示与dcm配置的一样。
    不知各位有碰到过类似的问题吗？帮忙分析分析故障在哪？谢谢！

nilsolov

手动置顶～