Sigma_Delta Modulator加实际时钟后噪底抬高

一客听琴 · 发表于 2016-10-18 09:09:11

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

理想时钟

实际晶振时钟

第一张图是用spectrue中的理想时钟，hspice仿真，并用matlab计算得到的SNR；
第二张图是用晶振产生的时钟替换掉理想时钟，hspice仿真，并用matlab计算得到的SNR。
其他条件一样（稍微变了下采样频率和信号带宽，但过采样率没变，SDM内部电路也没有任何变化），为什么噪底抬高那么多？？？

一客听琴 · 发表于 2016-10-18 14:18:05

自己顶一下，希望大神过来传道授业！急！

win9401 · 发表于 2016-10-18 17:54:19

建议看看实际时钟和理想时钟的差别，，同时你的信号采样是理想的采样吗。。还是用你产生的时钟采样的。。

一客听琴 · 发表于 2016-10-18 19:29:41

回复 3# win9401
理想时钟和实际时钟的差别主要就是jitter，实际时钟会有jitter。后面的那张图对应的时钟是实际晶振产生的，采样时钟fs用的就是实际时钟！

jeffej · 发表于 2020-4-8 09:57:57

matlab code?

垃圾哥 · 发表于 2023-8-11 14:48:17

请问楼主解决了吗

啥都会 · 发表于 2023-9-4 21:59:37

楼主解决了吗？可以不可以教一下怎么解决的？

[求助] Sigma_Delta Modulator加实际时钟后噪底抬高

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

相关帖子

站长推荐 /1