verilog 中FIFO 问题

lincolnlee · 发表于 2010-9-9 14:22:43

学习了，请问有FIFO的具体Verilog源码什么的资料吗？想深入学习一下

dustinji · 发表于 2010-9-9 21:16:20

使用fifo基本原则：满了不能继续写，空了不能继续读！

forrest911 · 发表于 2010-9-9 21:23:52

FIFO通常是作为快慢时终域之间突发数据量不匹配的缓冲来使用的，如果两边数据带宽长时间不匹配，一定会导致FIFO空或者满的

dereklee0302 · 发表于 2010-9-9 23:30:27

FIFO设计的难点在于怎样判断FIFO的空/满状态。为了保证数据正确的写入或读出，而不发生溢出或读空的状态出现，必须保证FIFO在满的情况下，不能进行写操作。在空的状态下不能进行读操作。

lincolnlee · 发表于 2010-9-10 16:41:34

学习了

remnant · 发表于 2010-9-10 18:37:09

通常，fifo会有5个状态标志信号：empty, full, overflow, almost_empty, almost_full.
当empty置起后，继续读；以及full置起后，继续写；会有什样的结果，和fifo控制部分的设计方式
有关，有的fifo，当empty后继续读的话，会置起overflow标志，同时读出的会是最后1个地址的数据。
当full置起后继续写的话，overflow也置起，同时会将最后1个地址的数据覆盖掉。
而almost_empty,almost_full则是几乎空、几乎满标志，由fifo设定的快空、快满的阈值是否达到决定，
当这2个几乎空、几乎满置起时，就应该控制读、写了。

zhangbinsniper · 发表于 2010-9-13 04:17:21

这要看你设计的需求，如果你不要求无漏采样，当然可以，如果你不想丢失数据可以采用乒乓处理的方式

juniper14211 · 发表于 2010-9-13 15:58:24

FIFO module has "FULL" and "EMPTY" indicators.
If "FULL" is on means the buffer is full.
If "EMPTY" is on means there is no data available.

well_fish · 发表于 2010-9-15 11:02:29

如果读写的clock频率无法改变了，就把读的位宽加大吧。

saintgang · 发表于 2010-9-15 20:05:22

fifo 一般会有水线的，快满的时候就会反压前面不进行发送

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