数字IC设计讨论(IC前端|FPGA|ASIC) 今日: 5 |主题: 30090|排名: 13

版主: shiyinjita, guofu2010, acgoal, chinafpga, dlb05061131, neoitachi, tangyutao, yadog, everhappy, HADIST, chevroletss, arthur_wang_orz, wanghl_beijing

讨论区只允许讨论交流不允许上传资料，更不允许任何形式的灌水！

12 3 4 5 6 7 8 9 10 ... 56 / 56 页下一页

新窗全部主题最新热门热帖精华更多 \| 显示置顶		作者	回复/查看	最后发表


[讨论] 自己写的DDR2控制器（含PHY）在FPGA上跑到1066了【27楼更新手动PR/时钟树介绍】 ...2 3 4 5 6..24	Timme 2012-8-10	239117743	芯星 2021-6-7 20:26
[讨论] 今天华为面试题：异步FIFO读时钟是写时钟的100倍，或者写是读的100倍会出现什么问题？ ...2 3 4 5 6..15	hiwzy 2016-9-11	14289785	Ayala058 2023-9-13 15:31
[讨论] IC设计十年，这个账户12年，大家有啥想问的随便问，大牛路过就好，主要是新人们 ...2 3 4 5 6..13	rvisk 2017-12-15	12055013	lanse000 2021-6-28 22:37
[讨论] 讨论一下xilinx vivado使用版本情况，寻找最稳定版本，谢谢大家 ...2 3 4 5	id1563662788 2020-4-9	4538553	wangwy 2023-10-16 20:16
[讨论] EDA工具梳理（持续更新中） ...2 3 4 5 6	johnny1209 2012-3-11	5436004	zhizizhishou 2023-10-31 15:34
[讨论] 免费EDA工具，免安装，仅限学习目的使用 ...2 3 4 5 6..8	iNostory 2018-10-3	7834581	执笔待天明 2024-2-23 19:08
[讨论] 基于AXI4总线接口的MIG（挂DDR3）讨论 ...2 3 4 5	Y.R.Wan 2015-3-29	4830487	takeshineshiro 2021-10-28 21:07
[讨论] 跨时钟域FIFO的老话题：快时钟域的地址信息如何同步到慢时钟域？ ...2 3 4 5	sharpwinner 2012-10-25	4629716	durbin 2021-8-22 15:56
[讨论] 讨论一下数字IC设计工程师的发展前景如何 ...2 3 4	yushuiyang1986 2013-8-24	3627504	icreg 2015-11-24 17:25
[讨论] 数字设计的成长阶梯大讨论 ...2 3 4 5	qiang0204 2013-3-28	4424746	lanse000 2021-6-28 22:33
[讨论] vivado会取代ise吗？该学习哪个？ ...2 3 4 5	cyberly 2012-9-22	4123967	zhangwei_it 2019-2-19 15:25
[讨论] sd卡SD模式操作 ...2 3 4 5	qswsjs 2012-11-17	4423424	slsfamily 2017-1-3 09:07
[讨论] 工作方向请教：FPGA原型验证 ...2 3	seulk 2013-1-9	2721667	helloamigos 2023-8-14 10:59
[讨论] 用verilog写一段代码，实现消除一个glitch ...2 3	xiaoyuzhong 2012-8-6	2821498	杨先生啊 2020-4-11 17:06
[讨论] FIFO你是自己写还是用IP？ ...2 3 4 5	psd0208 2014-2-25	4621294	sgt 2021-2-18 16:06
[讨论] 特殊、另类的库的问题！ ...2 3 4 5 6..12	三里墩 2015-7-16	11220923	ADU迪卡 2016-6-22 18:00
[讨论] 为什么异步信号处理，经过两级DFF同步器就能起到消除亚稳态的作用？ ...2 3	yushuiyang1986 2012-12-27	2220906	kl_upc 2022-9-6 14:42
[讨论] 做ASIC最核心的部分是用Verilog实现算法吗 ...2 3 4 5 6..8	bandit 2010-5-27	7819759	lhw123 2018-11-27 15:16
[讨论] 数字IC设计工程师的前景？ ...2 3 4	mainie000 2010-12-3	3919642	edwardk 2018-11-28 11:33
[讨论] verilog 编辑器 ...2 3 4	huanguestc002 2011-7-13	3018691	a1050422149 2019-10-9 11:57
[讨论] 对clock设置set_clock_transition与时序分析	wangxuede220 2011-6-14	617772	背对背拥抱 2022-7-18 14:30
[讨论] 抛砖引玉，同步器（一） ...2 3	immonster 2011-9-6	2616834	durbin 2021-9-22 11:10
[讨论] pr后的pt，反标用的是spef还是sdf？ ...2 3	sh_0119 2010-3-15	2716587	超级C4 2022-11-7 15:11
[讨论] 关于芯片逆向设计的一些迷茫 ...2 3 4 5	IC.Michael 2015-5-4	4416202	xxso 2024-3-7 20:34
[讨论] pcie操作的TLP包为什么会有4K边界？ ...2	toneytang 2012-12-19	1515325	frank_chen203 2017-4-29 14:36
[讨论] 上海华为海思半导体和上海华为? ...2 3	dolphintear 2010-1-21	2215351	siyuepigfly 2010-3-24 21:02
[讨论] IC设计初见 ...2 3 4 5	annie1990 2014-9-11	4115146	Lovely_god 2018-11-28 12:58
[讨论] Altera PLL的输入引脚的问题 ...2	asyou 2011-5-9	1015182	sirius.yuan 2011-5-13 14:36
[讨论] PCIE参考时钟与数据恢复时钟的关系 ...2	lianyou102 2015-11-18	1015143	yishuibihan 2022-10-19 19:11
[讨论] 扇出大为什么会导致路径延时比较大 ...2 3	挂在天边的鱼 2014-4-22	2715004	haitaox 2015-10-12 09:50
[讨论] 经常看到电路规模用“几万门、十万门、百万门”描述，那么这个“门”到底指的是什么？ ...2	sdwsh1 2012-1-25	1014751	jdhome 2016-1-17 12:47
[讨论] Verilog直接用除号“/”的讨论	fkl523 2014-3-1	914409	wgej1987 2014-3-3 11:01
[讨论] 需不需要专门开个PCI/PCIE的帖子？ ...2 3 4 5 6..7	shiyinjita 2013-8-5	6514251	colin354 2014-3-25 00:02
[讨论] 有没有哪位大神给点关于温度计码转二进制码的一些建议啊~~ ...2	hysterialee 2012-6-8	1114072	petit_citron 2020-5-18 19:26
[讨论] Quartus2 每次调用Modelsim都对altera库编译一次 ...2 3	irun2 2010-9-12	2414077	zsy5460 2019-5-31 16:49

12 3 4 5 6 7 8 9 10 ... 56 / 56 页下一页

数字IC设计讨论(IC前端|FPGA|ASIC) 今日: 5 |主题: 30090|排名: 13

快速发帖

站长推荐 /2