自己写的DDR2控制器（含PHY）在FPGA上跑到1066了【27楼更新手动PR/时钟树介绍】

kaiseradler · 发表于 2012-8-17 17:37:29

回复 50# ads562396

这个是说时钟到全局的buffer需要一个比较大的延时，然后再从全局的buffer到各个寄存器，全局时钟网络skew较小，但是从IO经过中部的全局buffer再到各个寄存器那么延时就很大了。这个也是影响系统跑高速的一个因素！

ads562396 · 发表于 2012-8-17 20:47:08

回复 51# kaiseradler

skew小是指的时钟到达各个寄存器的时间差小吗？

对于每个寄存器来说，经过全局buffer的那个延时不是一样的吗？为什么它会影响系统性能呢？

kaiseradler · 发表于 2012-8-17 21:18:20

回复 52# ads562396

时序电路是要在一个时钟内输出结果。如果时钟在锁存数据之前消耗掉很多延时，即使skew是0，也跑不快的.因为消耗掉的时间越多，系统的最小周期越大（就是最大时钟越小）。

kaiseradler · 发表于 2012-8-17 21:32:08

回复 31# Timme

基本跑到3.1G了，但是加入IO输出延迟约束后，就时序违规了。看来IO也要继续研究如何约束输入寄存器了

ads562396 · 发表于 2012-8-17 21:54:52

回复 54# kaiseradler

能共享下你的工程吗？我想学学怎么跑到3.1G...

kaiseradler · 发表于 2012-8-18 13:52:21

回复 55# ads562396

work.rar (2.77 MB, 下载次数: 1837 )
工程已上传！

xiaohonging · 发表于 2012-8-18 18:35:36

这个一定要mark

ysxiliu · 发表于 2012-8-19 09:38:39

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工程已上传！
kaiseradler 发表于 2012-8-18 13:52

登录/注册后可看大图

kaiseradler，你好！我学习了一下你的工程，为什么你的clk_buf和clk_buf2没有指定location,但是Chip Planner里面可以看到软件自动把它放到LAB_X1_Y1中去了呢？你所指定的Global_signal是什么意思？另外，set_max_delay 1.200 和 set_min_delay1.000 这两个值是怎么算出来的？谢谢！

ysxiliu · 发表于 2012-8-19 09:38:39

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工程已上传！
kaiseradler 发表于 2012-8-18 13:52

登录/注册后可看大图

kaiseradler，你好！我学习了一下你的工程，为什么你的clk_buf和clk_buf2没有指定location,但是Chip Planner里面可以看到软件自动把它放到LAB_X1_Y1中去了呢？你所指定的Global_signal是什么意思？另外，set_max_delay 1.200 和 set_min_delay1.000 这两个值是怎么算出来的？谢谢！

brutal918 · 发表于 2012-8-19 12:58:41

学习了，受益匪浅

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