基于AXI4总线接口的MIG（挂DDR3）讨论

Y.R.Wan · 发表于 2015-4-13 23:11:41

回复 27# gransport

谢谢你的回复，我的需求而言，其实40%就已经足够了！

Y.R.Wan · 发表于 2015-4-13 23:21:40

回复 26# hdaixy

你好大侠，我使用stream的方案目前还在等最终确认。作为尝试，我现在正在针对mig口的axi4 slave接口进行读写控制。这里，我参考了带有maxi4接口的mig IP核的example design.通过对原理图的分析很容易发现mig上都有现成的slave口。原则上，这时候其实我只要根据axi4总线的规则，对这些端口进行操作就可以完成任务。不过，不知道你有没有发现，example design中有个axi4_wrapper.v的文件，根据它的介绍和我自己的分析，发现它其实就是依据axi4总线协议来把数据，地址进行封装的一个文件。这样，我个人感觉，我只要针对它提供的用户接口进行编写程序就行了，因为这样显然更加简单。不知道刚做过这块的大侠你怎么看？
如果，你做过这个，分析不难发现，axi4_wrapper.v程序里的参数，比如说axi4的数据宽度：c_s_aix_data_width好像最大只能选择256.而查看axi4协议手册，其实这块可以是1024大小的。同时，我发现，wrapper里也不支持lock，cache,prot等。
说了这么多，其实最想问的，大侠能不能简单说一下你是针对哪个接口，按照什么思路进行全axi4控制的？？？？比较急，如果可以，希望指点一下！

Y.R.Wan · 发表于 2015-4-13 23:25:13

回复 30# ouyangbao

初略估计应该还是axi4类型的。

Y.R.Wan · 发表于 2015-4-20 23:37:29

最近一直在写程序，好久都没来更新了。感觉要沉了啊！

huyongwei01 · 发表于 2015-4-22 19:21:24

AXI 总线可以突发操作，支持双向操作，AXI lite是AXI的简化版，支持单地址单数据读写，不会突发操作。
AXI stream，可以理解为管道，尽管他有类似AXI总线的突发操作，但是数据流是单向的，一般会配合AXI DMA IP进行操作，如果双向操作则会使用到两个相反方向的AXI stream IP，一般高速接口都是AXI,活着AXI stream接口，一些配置接口或者一些低速总线例如UART则连接到AXI lite总线，这些在xilinx嵌入式设计中会涉及很多！建议去看一看AMBA协议中的AXI章节。

574920045 · 发表于 2015-4-24 10:42:26

回复 29# glace12123

感觉直接用MIG读写fifo这个效率应该最高的吧！如果是用户操作，没必要用axi总线吧！如果用axi总线，就用软件处理器来访问了！

Y.R.Wan · 发表于 2015-4-24 22:43:20

回复 36# 574920045

使用axi4是为了今后方便操作使用更多的iP，因为现在Xilinx好像在推广这个总线，现在很多的ip都开始使用这个借口了。那么如果把这个用好了，也就是说我们以后可以用方便的使用很多其他的ip了！

murphy522 · 发表于 2015-4-30 12:47:44

这个直接找 XILINX FAE 。很容易就搞定

satyaneos · 发表于 2015-5-29 20:29:55

any one having ddr3 with axi

carbontrioxide · 发表于 2015-7-1 06:03:03

帖子很有用~谢谢楼主现在做到哪一步了？

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