IC设计十年，这个账户12年，大家有啥想问的随便问，大牛路过就好，主要是新人们

第三朵浮云 · 发表于 2018-1-20 20:01:33

回复 40# rvisk

你说的很对 input transition和output load变化会影响timing。他这个情况，有可能是因为subdesign约束的不够合理，跟真实情况有些差距，所以到顶层的时候timing有些问题

894438252 · 发表于 2018-1-22 08:55:10

回复 41# 第三朵浮云

约束不够合理怎么理解？能告知是哪方面的约束不合理吗？

第三朵浮云 · 发表于 2018-1-22 09:08:36

回复 42# 894438252

比如你有三个subdesign是连在一起的，中间subdesign的input delay和output delay都设置的比实际情况小的话，你这种情况就会发生。（我也只是瞎说，你可以试试）

rvisk · 发表于 2018-1-22 09:34:36

回复 42# 894438252

input delay和output delay

894438252 · 发表于 2018-1-22 10:00:26

回复 44# rvisk

input_delay和output_delay已经在subdesign中设置好了，也满足时序要求，在顶层也只需考虑这部分接口时序就可以了。那我该怎么修改呢？

894438252 · 发表于 2018-1-22 10:57:40

回复 41# 第三朵浮云

怎么你给我回复的看不到呢？只能在提醒中看到这些，后面的也没在帖子中。。

比如你有三个subdesign是连在一起的，中间subdesign的input delay和output delay ，

zhoujunchang · 发表于 2018-1-22 11:32:29

大爱啊

第三朵浮云 · 发表于 2018-1-22 11:59:09

回复 45# 894438252

鉴于你忽略我的建议我就不跟你细说了

894438252 · 发表于 2018-1-23 09:28:36

回复 48# 第三朵浮云

我哪里有忽略你的建议？

rvisk · 发表于 2018-1-23 17:42:56

回复 48# 第三朵浮云

要有教无类

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