pcie操作的TLP包为什么会有4K边界？

toneytang · 发表于 2012-12-19 16:59:57

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协议中有这个要求
Requests must not specify an Address/Length combination which causes a Memory Space
access to cross a 4-KB boundary.

协议出于什么考虑做这个4K边界的要求呢？

yangyuf1 · 发表于 2012-12-19 18:59:07

个人理解：因为PC的内存管理是分页面的(page)，一个page一般是4KB。所以加这个限制的话便于页面存储和管理。PCI－33M/66M也有这个限制。

parksun · 发表于 2012-12-19 21:53:14

对，我有印象是和PC系统的TLB的page有关。

robtu328 · 发表于 2012-12-20 00:43:09

是AXIBUS 嗎？AXI有 4K boundary限制

Yekaterinburg · 发表于 2012-12-21 00:23:18

2#正解

betins1204 · 发表于 2013-8-3 11:02:30

不是altera ip里面的ram地址位宽只有12位么？

shiyinjita · 发表于 2013-8-3 23:59:40

4K的边界是内存一页为4K的限制，大家要注意PCI和PCIE的4K还是有一定区别的，做PCIE的DMA的时候，要通过FPGA角度避免4K，而不是通过软件设置

chanon · 发表于 2014-4-18 17:21:45

回复 7# shiyinjita

楼上好，我刚开始学习PCIE，4K的边界是否是由TLP head的length的长度决定的呢？？

能不能详细说一个FPGA怎样避免4K？？

还有在仿真时，RP好像对长度也是有要求的，如果长度不对，好像会也错。不知有什么设置能避免？？

现在我在仿真RP的时候，好像数据的长度超出了128就出错，DEV_CAP_MAX_PAYLOAD_SUPPORTED参数，好像也不行。

谢谢！

shiyinjita · 发表于 2014-4-23 20:25:55

回复 8# chanon

不是，驱动可以避免，驱动避免开4K的地址

askmen · 发表于 2014-11-12 10:07:56

在FPGA中避免

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