在线咨询 切换到宽版
eetop公众号 创芯大讲堂 创芯人才网

 找回密码
 注册

手机号码,快捷登录

手机号码,快捷登录

搜全文
[求助] 请问大神们有没有用Verilog实现的CDR?? xiuyanbin 2014-5-9 64809 fluxay08 2021-10-14 18:58
[求助] matlab FPGA as0920 2016-9-29 33948 huatiantian 2021-10-14 16:53
[求助] FPGA 状态机 CMT99 2021-9-30 52615 PayPal 2021-10-14 16:33
[原创] UART基础与面试问题 littbi 2021-9-22 23262 舀二两爱 2021-10-14 16:32
[原创] 深入理解FPGA加速原理——不是随便写个C代码去HLS一下就能加速的  ...2 ccpp123 2020-6-23 147835 zhangxibin3084 2021-10-14 14:56
[讨论] 关于安装Synopsys DC和TetraMAX版本问题 andy3478 2012-12-24 44489 lionleo888 2021-10-14 12:10
[原创] 关于Quartus和modelsim使用宏文件定义报错 lkycamel 2021-10-11 32514 lkycamel 2021-10-13 18:30
[讨论] 100Mbps的RS485总线? innovation 2021-9-22 23119 innovation 2021-10-13 12:58
[原创] 请教formality define undefine设置问题 yex 2021-1-8 43086 zhucehuaqianma 2021-10-12 21:41
[求助] Verilog中for循环可以综合吗 新人帖 hunting 2021-10-2 43425 Maccurry 2021-10-12 17:01
[求助] CAN2.0协议里面的睡眠和唤醒 LY1310178117 2021-10-12 02246 LY1310178117 2021-10-12 16:30
[求助] 关于verilog有符号数的运算 Dyliner02 2021-9-26 63511 fascinate_lyd 2021-10-12 14:46
[原创] 《SystemVerilog硬件设计及建模》  ...2 艾艾小阳 2021-4-12 116920 peinsc 2021-10-12 13:44
[求助] 请问顶层模块中输出端口加reg与否 come_on_sn 2021-10-11 42388 come_on_sn 2021-10-12 10:03
[求助] 使用X-hdl转换vhdl到verilog时遇到问题 - [悬赏 50 信元资产] anpengfei 2021-10-11 02277 anpengfei 2021-10-11 20:35
[求助] 求助spyglass代码检查脚本 新人帖 muyexin 2021-10-11 12285 A1985 2021-10-11 17:35
[求助] tesetbench中产生1bit激励信号 come_on_sn 2021-9-26 82728 come_on_sn 2021-10-11 16:04
[求助] quartus15.0编译出错 啦啦啦123456 2021-10-10 21859 fascinate_lyd 2021-10-11 10:42
[求助] 很迷茫 到底如何学习数字IC  ...2345 我擦泪 2012-12-30 4125116 罗啸 2021-10-10 22:09
[求助] ICC hhhhhhh哈 2021-10-10 01583 hhhhhhh哈 2021-10-10 10:51
ATMEL公司的一款串行输入输出的FLASH芯片--AT25FS01 wjx197733 2009-7-30 13247 IC新手 2021-10-9 17:56
[讨论] begin end中的执行顺序(verilog) 新人帖 Cazoky 2021-10-9 12996 smarthb 2021-10-9 14:42
[求助] Vivado hhhhhhh哈 2021-10-9 02452 hhhhhhh哈 2021-10-9 11:07
[原创] 【咨询】memory compiler生成的sram时序不对【已解决】 新人帖 zuobozb 2021-9-30 63107 神兽之花 2021-10-9 09:18
[原创] Verilog练习网站 新人帖 神兽之花 2021-10-7 63174 eatstar 2021-10-8 15:43
[求助] 用Verilog如何实现上升沿开始计数,下降沿停止计数  ...2 Myra1993 2015-5-5 1610135 lxm001 2021-10-8 12:00
[求助] 使用ncsim仿systemverilog assertion问题 hust0502wz 2014-9-5 84573 bbli6913 2021-10-8 11:23
[求助] 虚拟机跑不了veriloga模块 这个怎么解决啊 不若一默 2021-9-8 52602 不若一默 2021-10-5 20:19
[招聘] 数字IC设计ISP方向内推(坐标北京上海) 新人帖 peterh1234ag 2021-10-5 02641 peterh1234ag 2021-10-5 19:36
[资料] 备货XIlinxFPGA选型参考 新人帖 QQ2224043166 2021-10-2 02163 QQ2224043166 2021-10-2 16:53
[原创] DDR3 IP核仿真 pengyouxiaohui 2021-9-29 42948 lans0625 2021-10-2 08:55
[招聘] 12000元现金急找做个matlab电气方面仿真,完成拿现金 chenwen3678 2021-9-30 01895 chenwen3678 2021-9-30 16:34
[求助] verilog代码求助 啦啦啦123456 2021-9-25 42871 啦啦啦123456 2021-9-29 21:14
[求助] 版里有人用过PSRAM吗,主要是winbond和安排memory的 rvisk 2021-9-29 02785 rvisk 2021-9-29 11:07
[原创] 一个FPGA IP的开源网站,欢迎浏览  ...23456..10 success327 2016-9-15 9645996 wisen 2021-9-28 18:07
下一页 »

快速发帖

还可输入 120 个字符
您需要登录后才可以发帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条

X

手机版| 小黑屋| 关于我们| 联系我们| 用户协议&隐私声明| 版权投诉通道| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 ) |网站地图

GMT+8, 2025-12-21 20:30 , Processed in 0.034248 second(s), 6 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
返回顶部 返回版块