Verilog中for循环可以综合吗

hunting · 发表于 2021-10-2 16:19:58

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想问下，verilog里面用for语句会综合成什么样子。
下面的图是我用for循环写的优先级编码器，光看代码完全不知道综合成啥样。
这样的代码可以综合吗

hunting · 发表于 2021-10-2 16:28:32

我个人觉得光看这个代码完全不知道会综合成什么样。而且组合电路中，for里面的if也没有写完全，总感觉不太符合规范

dullman · 发表于 2021-10-2 21:15:52

For循环的循环次数为常数，且循环变量不是信号的情况下，是可综合的。
这个例子里就是可综合的，就是一个优先编码器。

zsftm · 发表于 2021-10-8 09:49:46

19/20行就是没写全分支的默认值

Maccurry · 发表于 2021-10-12 17:01:12

这写了啥啊

[求助] Verilog中for循环可以综合吗