在线咨询 切换到宽版
eetop公众号 创芯大讲堂 创芯人才网

 找回密码
 注册

手机号码,快捷登录

手机号码,快捷登录

搜帖子
[原创] 请教FPGA导入的edf atlandis 2016-6-15 45488 jihuang0212 2021-8-4 18:40
[原创] 替同学咨询:FPGA开发转IC Design的建议 新人帖 durbin 2021-8-3 32932 asic_service 2021-8-4 11:31
[求助] 关于WNS TNS的关系? IC.Michael 2018-8-11 410139 AeolusAway 2021-8-4 10:42
[资料] 扫描转换器设计 你大爷的春天 2016-10-23 43445 wpz123 2021-8-4 00:04
[原创] 分享:RS(255,239,8)译码器设计,带简单说明文档 arccosx 2014-2-27 64379 cenyusun 2021-8-3 18:36
[求助] input clock period jitter dcm_sp_inst exceeds 1.000 ns user123random 2021-8-3 02119 user123random 2021-8-3 09:56
[原创] ubuntu cadence ius9.2安装 cqu_luj 2021-8-3 02872 cqu_luj 2021-8-3 01:42
[资料] The Verilog Hardware Description Language, 5th Ed  ...23 hitjinlong 2015-11-18 269734 jw216 2021-8-2 23:58
[求助] IC617各种问题 黄焖鸡 2021-7-21 32212 cdcd133 2021-8-2 17:30
[讨论] 1  ...2 jacky_mx 2020-4-9 1710202 cuiyu1981 2021-8-2 16:10
[求助] verilog的问题 z1078457781 2021-7-27 22183 学习使我快乐 2021-8-2 15:52
[求助] 语法问题 LY1310178117 2021-8-1 22491 LY1310178117 2021-8-2 14:56
[讨论] 跨时钟域数据缓冲传输计算相关问题 Franz_L 2021-7-30 33001 y23angchen 2021-8-2 09:59
[求助] virtuoso 中怎么撤销上一步是啥 新人帖 ZJU_emi 2021-7-28 52608 ZJU_emi 2021-7-31 10:51
[求助] 求65nm或以下的工艺库 dqwuf2008 2021-7-25 12321 血溶伊剑 2021-7-31 10:15
[资料] Verilog HDL书稿解密  ...2345 zxopenwgb 2016-9-25 4017769 MARKcz 2021-7-30 17:18
[资料] 《FPGA与SOPC设计教程:DE2实践》  ...2 zjllh 2015-7-7 116123 MARKcz 2021-7-30 17:08
[资料] 基于SystemGenerator的CORDIC算法DDS的FPGA实现  ...2 691564736 2013-5-25 115952 MARKcz 2021-7-30 17:08
[求助] 初学问题...请问GPIO与MIO的关系 l1o22u333 2015-3-9 54551 MicroEpzc 2021-7-30 16:42
[求助] vivado复杂度报告中 Rent这个单词是什么意思呢 come_on_sn 2021-7-30 01656 come_on_sn 2021-7-30 11:09
[求助] LUT combining为什么会导致布线拥塞呢? come_on_sn 2021-7-30 01808 come_on_sn 2021-7-30 10:37
[求助] 求助vivado中BRAM的类型 新人帖 学习使我快乐 2021-7-29 22374 学习使我快乐 2021-7-30 10:14
[资料] 【资料】:CMOS模拟集成电路设计与仿真实例-基于Cadence ADE 新人帖  ...2 mmm906 2020-4-16 187467 MARKcz 2021-7-30 09:41
[求助] 关于tcl换行的请教 gyf1989 2015-10-5 45800 gyf1989 2021-7-29 14:47
[求助] 请问一下,重庆有什么做数字IC设计的公司? 木木夕MMX 2021-7-29 12211 YYFFLLMMNN 2021-7-29 10:29
[求助] AXI4 unaligned read 问题请教  ...2 bysg312 2021-7-24 105656 bysg312 2021-7-28 22:22
[求助] 用verilog写一个环形振荡器应该怎么写 新人帖 余独不觉 2021-7-28 32732 DemoYe 2021-7-28 16:24
[求助] 后仿sram模型与sdf时序反标问题 Marvin.Liang 2019-8-17 56100 Marvin.Liang 2021-7-28 09:18
[求助] verilog的问题 - [已解决] z1078457781 2021-7-27 32629 黑桃ACE 2021-7-27 21:22
[求助] verilog中 调用模块和调用任务task有什么区别 522526tl 2014-12-3 78924 Top_Zhang 2021-7-27 11:19
[讨论] TI ads1278项目开发 nini816 2021-7-27 02021 nini816 2021-7-27 11:10
[原创] Verilgo参数化MUX写法 新人帖 圈圈1997 2021-7-26 02178 圈圈1997 2021-7-26 22:16
[原创] altera 的fir ip核使用经验和问题  ...23 weizhiheng 2014-2-18 2919427 weizhiheng 2021-7-26 22:12
[求助] 下图中虚线标注的路径为什么不存在呢? come_on_sn 2021-7-13 72469 come_on_sn 2021-7-26 17:46
[原创] 波形系统三大关键点解析 zuozeshu 2021-7-26 01799 zuozeshu 2021-7-26 16:44
下一页 »

快速发帖

还可输入 120 个字符
您需要登录后才可以发帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条


手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2025-9-13 13:31 , Processed in 0.037233 second(s), 6 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
返回顶部 返回版块