多spi并行采样问题

rv_1101

小弟最近使用zynq FPGA 做采样电路，遇到一个问题。想做一个用arm通过interconnet 外挂21路spi controller的电路， 去连续采集 另一块板子上的实时电流数据，其上面自带21个spi接口的 adc。

目前遇到的问题是，软件通过arm配置读取单个spi，要轮询21次，才能再回到第一个spi，相当于等待了20个配置时间，无法连续获取采样数据。
貌似高级些的interconnect 也只支持broadcast write, 不支持read.

有什么方法去连续并行读取所有spi的采集数据吗？
有什么好的设计方案吗？
业界有类似的问题吗？
谢谢大佬们。。。

ham8665746

自己写一个21路SPI控制器并行采集，并把数据缓存到FIFO中 ARM读FIFO中数据即可

rv_1101

ham8665746 发表于 2021-10-22 08:34
自己写一个21路SPI控制器并行采集，并把数据缓存到FIFO中 ARM读FIFO中数据即可 ...

这是个什么样的电路，属于完全自创的IP吗？有类似的参考吗？ 感觉像是把一个spi 给魔改了。。

ham8665746

rv_1101 发表于 2021-10-22 10:33
这是个什么样的电路，属于完全自创的IP吗？有类似的参考吗？ 感觉像是把一个spi 给魔改了。。
...

自己写一个axi_slave，包含21个spi控制器，每一路spi包含一个FIFO，当启动SPI数据收发，就数据缓存到FIFO中，ARM通过AXI接口读FIFO数据即可，也可以通过AXI接口配置每一路SPI的通信。不使用VIVADO自带的AXI_SPI控制器。如果数据量比较大，也可以直接写入DDR， PS和PL共享一段DDR空间。

rv_1101

ham8665746 发表于 2021-10-22 10:44
自己写一个axi_slave，包含21个spi控制器，每一路spi包含一个FIFO，当启动SPI数据收发，就数据缓存到FIFO ...

多谢大佬，这个意思我大概理解了。
由于水平有限，我打算这么改：
在原有基础上，enable 每个spi fifo 到 32x256，然后关键就是配置完每个spi后，让其一直把数据存在自身的fifo中，等有fifo满了，就让arm去读？
感觉除了是能fifo外，主要的改动在软件方面？

rv_1101

ham8665746 发表于 2021-10-22 10:44
自己写一个axi_slave，包含21个spi控制器，每一路spi包含一个FIFO，当启动SPI数据收发，就数据缓存到FIFO ...

不好意思，刚刚又查了文档，貌似spi只能配一次，读一次数据，不能配完，持续读吧。
这样的话，就需要持续不停的配spi,读数据。。感觉又走远了啊。。。