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查看: 1952|回复: 4

[求助] 如何系统正确学习入门verilog语言?

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发表于 2021-10-25 22:07:17 | 显示全部楼层 |阅读模式

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球球广大大佬指教学习,
verilog语言如何去系统化地学习,
目前可以实现简单的电路,包括HDLBits中的习题,
但是下一步如何进一步学习Verilog语言有些迷茫不知所措,
将来想向数字IC方向靠近
一直都是看书为主,没有参考视频教程,希望有大佬可以指点一二
有什么值得一看的教程,值得继续深入学习的代码习题,或者学习的方向
万分感谢!
发表于 2021-10-26 11:22:08 | 显示全部楼层
语法问题,lz看书应该能明白
掌握verilog语言,还得靠实战,实践出真知,如果lz想自学,可以根据自己需求和预算花钱买个开发板,一般开发版都带有教程;如果lz工作中需要用到,边学边用最好。
个人认为,最重要的是如何使用好verilog这门语言,这里面涉及的知识比较多,比如使用哪家的哪个系列fpga,就对应着配套的的编译软件,fpga的handbook,资源啥的;
建议lz网上搜索下FPGA开发入门的资料,一步一步来。
发表于 2021-10-26 11:46:15 | 显示全部楼层
本帖最后由 asic_service 于 2021-10-26 17:54 编辑

B站《verilog语言入门》:https://www.bilibili.com/video/BV11Q4y1Y7Hz/
数字IC专业知识的书籍:《CMOS VLSI Design A Circuits and Systems Perspective》
学习路径:https://zhuanlan.zhihu.com/p/356601327

深入学习,可以看看sky的《数字IC/数字电路/FPGA设计_从入门到精通_合集》:https://ke.qq.com/course/3133628?tuin=64ce5e2a
精准学习,少走弯路。学习有专群,不拿offfer,退款。
如需verilog语言基础,只需要看课程前面的免费部分。


内容涵盖整个数字前端设计知识与EDA tool使用技能:组合逻辑delay预估,pipeline设计,跨时钟处理(单、多 bit,async fifo),HW架构设计,BUS(APB/AHB/AXI),STA与timing约束),除了理论还有10个设计实例 + 2个课程设计(可以写入简历的);VCS/Verdi/DC/Spyglass/Formality使用。

基础知识:数字电路,C语言,微机原理(单片机原理,计算机体系结构),信号与系统(有数字信号处理的概念就行)

课程海报.jpg
 楼主| 发表于 2021-10-26 20:35:54 | 显示全部楼层


smarthb 发表于 2021-10-26 11:22
语法问题,lz看书应该能明白
掌握verilog语言,还得靠实战,实践出真知,如果lz想自学,可以根据自己需求和 ...


好的感谢!!
 楼主| 发表于 2021-10-26 20:37:48 | 显示全部楼层


asic_service 发表于 2021-10-26 11:46
B站《verilog语言入门》:https://www.bilibili.com/video/BV11Q4y1Y7Hz/
数字IC专业知识的书籍:《CMOS VL ...


好的感谢!!最近刚买了这本IC的书以及回来看SKY的视频,感谢!
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