关于FPGA时钟资源学习

被选召的孩子

想请教下，关于FPGA的时钟资源怎么去学习了，有什么用？目前感觉就是用PLL，怎么将全局时钟资源这些和系统结构设计联系在一起考虑呢？

walkerinsky

在FPGA的datasheet里的clock buffer章节有详细说明

smarthb

altera（现在是intel）的芯片系列handbook里面有一章专门讲解clock resource，如果用altera的芯片可以参考下，xilinx的fpga应该也有类似的资料。

innovation

这个问题，确实有一种“老虎吃天，无从下口”的感觉。厂家手册的话，简单（搞起耍的，这多半不是楼主想要的答案。。。）：
1. Xilinx Spartan-3系列
2. Xilinx Virtex-4系列
3. Xilinx Virtex-5系列
4. Xilinx Virtex-6系列
5. Xilinx Spartan-6系列
6. Xilinx 7系列
7. Xilinx UltraScale/UltraScal+系列

被选召的孩子

innovation 发表于 2021-10-20 17:00
这个问题，确实有一种“老虎吃天，无从下口”的感觉。厂家手册的话，简单（搞起耍的，这多半不是楼主想要的 ...

确实不是，我看了ultrascale的手册了，ug572讲了clock的各种结构和mmcm,pll对clock的管理，但是，我不明白怎么把这个时钟资源考虑到实际设计中去。

innovation

被选召的孩子 发表于 2021-10-20 20:43
确实不是，我看了ultrascale的手册了，ug572讲了clock的各种结构和mmcm,pll对clock的管理，但是，我不明 ...

你看我这样聊，有点儿感觉不？

1. ASIC的时钟树是从顶层开始，一点一滴的正向设计，有一种流畅感（我瞎猜的，我在自我介绍中讲了，我就不会ASIC设计）
2. FPGA呢，给人一种先入为主的感觉，一切都可现场编程，然后突然发现，时钟资源是一坑复一坑，这也不行，那也不对。。。
3. FPGA的时钟资源呢，由于时钟的海量扇出，以及对延迟，尤其是skew的高要求，所以其内部布线设计不同于其它通用逻辑（以前厂商还老说啥全铜层布线，现在见得少了），估计这个设计限制导致时钟资源占据FPGA成本较高的部分，所以，FPGA内时钟（布线）资源相对其通用逻辑来说，极其稀少。
4. 早期FPGA规模小，时钟资源简单，就是限定从一定的引脚输入，送入特定的全局时钟缓冲器，走上整个芯片的全局时钟布线网络，这个芯片的逻辑资源使用时钟时没有更多的限制了
5. 现在的FPGA由于规模（相对早期）海量扩大，而且速度要求越来越高，所以，在传统的全局时钟的概念上由划分出局部区域，一会儿又这个只能到哪些区域，一会儿又那个只能到哪些区域
6. FPGA的时钟树谈不上啥子设计，仅是选择，而且缺货严重，所以，FPGA逻辑设计通常不能划分太多的时钟域，尤其是使用时钟管理单元（MMCM、PLL）这些，不熟悉的话会忘掉时钟管理单元会（视情况而定）消耗时钟全局布线资源，全局时钟资源不够通常会在布局布线阶段给设计师一记重锤，告诉你布通通，然后你只想对着屏幕说ma xx

感觉还是在瞎聊，不如你提个具体的时钟需求和FPGA选型，大家帮出出主意。。。

被选召的孩子

innovation 发表于 2021-10-20 21:32
你看我这样聊，有点儿感觉不？

1. ASIC的时钟树是从顶层开始，一点一滴的正向设计，有一种流畅感（我瞎 ...

谢谢了，我现在搞清楚了，就是用mmcm,pll就行了，然后选择是否用bufg,bufdiv去驱动，其他的交给工具，之前我以为要像asic那样走线也要自己搞，今天leader说，让我看clock，就是重点是mmcm和pll使用就可以了，我当成asic设计的时钟树来搞了。

innovation

被选召的孩子 发表于 2021-10-21 21:40
谢谢了，我现在搞清楚了，就是用mmcm,pll就行了，然后选择是否用bufg,bufdiv去驱动，其他的交给工具，之 ...

呃。。。看来是有点儿感觉了，但我感觉我好像把你带坑里去了（你似乎开始轻视FPGA的时钟设计了？FPGA时钟设计在现实中导致硬件电路改版是一个常见的地方）

既然你提到ug572，当然我们聊的就特指xilinx的FPGA了，我本意是想提醒你：
1. FPGA的时钟使用限制很多，谈不上什么设计（几乎不会给你啥发挥创意的余地），跟什么语言也没有关系，就是对照厂商的产品说明书，利用厂商的图形界面wizard或自行在设计文件中例化厂商的primitive，所以，FPGA的时钟树是厂商预定义好的，用户更多的是使用（查阅说明书）而不是设计；
2. 到了这一步，你在楼主位的问题似乎就是应该这样回答“目标用哪个FPGA，查阅对应厂商的手册，尤其注意手册中的各种使用限制（局限）”；

被选召的孩子

innovation 发表于 2021-10-22 15:02
呃。。。看来是有点儿感觉了，但我感觉我好像把你带坑里去了（你似乎开始轻视FPGA的时钟设计了？FPGA时钟 ...

是的，我是感觉轻松了很多，之前想的是扣里面的各种细节约束。因为，第一次做fpga上的时钟资源设计，想的是，是不是需要把握好全局和局部的时钟buffer资源.后面，leader说都用bufg都用不完。总之，谢谢大佬你的讲解，对FPGA的时钟设计算是有了一个粗浅的认识了，先能用就好，后续优化慢慢来。