begin end中的执行顺序（verilog）

Cazoky

      Verilog中分阻塞赋值和非阻塞赋值两种，组合逻辑多用阻塞赋值，此时使用begin···end语句，将一条执行完再执行下一句，即顺序执行。
  而时序逻辑多是并行执行，多用非阻塞赋值，begin···end语句的作用只是相当于函数的花括号，将一段语句划分成块，但是在块里语句依然是并行执行的，在一个模块完成时会同时执行，所以在非阻塞赋值中begin···end语句并非顺序执行的。
      有一点比较特别的是在时序逻辑中使用若对同一个寄存器重复赋值，结果会怎样呢？这种情况语句的执行也是有“顺序”的。

      当事件发生时，对于代码块中的非阻塞赋值语句，先计算所有非阻塞语句在【事件发生时刻】的值，(即以<=右端表达式的值)，最后才把计算出的值赋给<=左边的变量。计算过程是以代码块中语句的书写顺序进行。虽有先后顺序，但<=右端表达式中变量的值均为【事件发生时刻】时的值。即后面的值会覆盖前面的值。

1 2 3 4 5 6

always @(posedge clk) // 时间点：clk上升沿事件发生时刻 begin     a <= 1;  // 事件发生时刻，a_temp = 1   a <= 2;  // 事件发生时刻，a_temp = 2   a <= 3;  // 事件发生时刻，a_temp = 3 end // 在事件完成时刻，更新变量a的值 a = a_temp = 3

同一语句块中非阻塞重复赋值，虽然符合语法语义，但应杜绝出在在设计中。考察下面两语句块

1 2 3 4 5 6 7 8 9 10 11 12 13

// 这段代码可以实现计数和清0 // 第2句只在条件满足时才对a_temp赋值为0，其它时候取第1句的赋值 always @(posedge clk) begin   a <= a + 1;             // 事件发生时刻，a_temp =【事件发生时刻的a】+ 1   if( a == 10 ) a <= 0;   // 事件发生时刻，if(【事件发生时刻的a】== 10 ) a_temp = 0 end // 这段代码只能实现计数，不能实现清零。 // 第2句任何时候都会再次对a_temp赋值为a+1,相当于第1句任何时候都不起作用 always@(posedge clk) begin   if( a == 10 ) a <= 0;   // 事件发生时刻，if(【事件发生时刻的a】== 10 ) a_temp = 0   a <= a + 1;             // 事件发生时刻，a_temp =【事件发生时刻的a】+ 1 end

也就是说，在组合逻辑中，也是有潜在的“优先级”的，若后面的语句没有满足条件则执行第一个语句，满足条件两条语句都执行，但是后面的语句会覆盖前面的，只不过编译器帮我们完成了这一操作。

smarthb

阻塞赋值，之所以是“阻塞”，意思就是前面语句执行完了，才能执行下条语句
非阻塞赋值，是并行进行的，如果对同一个变量赋值，后面的赋值语句会覆盖前面一条语句。