用Verilog如何实现上升沿开始计数，下降沿停止计数

jasper0608

回复 10# Myra1993


數位仿真看不出來metastable的問題。
從waveform看來，你是用clock負緣計數counter嗎？
如果是，看起只是counter的每個bit的transition time不同，你有掛SDF去仿真嗎？

bpm

回复 5# 刘福奇


   感谢！

bpm

回复 9# Myra1993

    所谓的7楼代码，和我的是一个原理，你应该好好看看我的代码，了解了这段代码的核心，就不会纠结哪里开始哪里结束了。

Myra1993

回复 13# bpm


    看了你的代码，上升沿和下降沿都可以表示成变量，就可以直接控制起始了，但是测周期的话，起始截止都是上升沿，是不是要引入新变量？初学者可能表述不清，不好意思哈~以下是我根据一段程序改的测周期，编译的时候提示cnt有错误，（Error (10133): Verilog HDL Expression error at Period.v(26): illegal part select of unpacked array "cnt"），能麻烦您帮忙看下么？


module Period(
    clk,
    rst_n,
    signal,
    percounter
    );
input clk, rst_n, signal;
output signed [9:0] percounter;
reg  [9:0] percounter;
reg  signal_reg;
reg  cnt[9:0];
wire signal_pos;
always @ ( posedge clk or negedge rst_n ) begin
     if ( !rst_n )  begin
         signal_reg <= 1'b0;
     end
     else begin
         signal_reg <= signal;
     end
end

assign signal_pos = signal & (~signal_reg);

always @ ( posedge clk or negedge rst_n ) begin
     if ( !rst_n ) begin
         cnt[9:0] <= 10'd0;
     end
     else if ( signal_pos == 1'b1 ) begin
         cnt[9:0] <= 10'd0;
     end
     else begin
         cnt[9:0] <= cnt[9:0] + 10'd1;
     end
end

always @ ( posedge clk or negedge rst_n ) begin
     if ( !rst_n ) begin
         percounter[9:0] <= 10'd0;
     end
     else if ( signal_pos == 1'b1 ) begin
         percounter[9:0] <= cnt[9:0];
     end
     else begin
  
     end
end

endmodule

菜鸟要飞

将时钟取反，阔步阔以？

bpm

测周期的话，不就是两次检测到上升沿的时间段吗？你设一个变量记录一下不就很简单的算出来了吗。

lxm001

Myra1993 发表于 2015-5-6 17:33
根据另一个帖子，liqz大神写的程序改的，
module Pulse_Width(
        clk,

计数还是不ok,只能到1，是什么原因