verilog代码求助

啦啦啦123456

module top_module(
    input clk,
    input in,
    input reset,    // Synchronous reset
    output done
);
    reg [2:0]state,next_state;
    reg [3:0]count;
    parameter waitt=1;
    parameter start=2;
    parameter stop=3;
    parameter shuchu=0;

    always@(posedge clk)
        if(reset)
            state<=waitt;
    else state<=next_state;

    always@(*)
        begin
            case(state)
                start: if(count==4'd7)
                     next_state<=stop;
                     else next_state<=start;
                stop: if(in==1'b1)
                      next_state<=shuchu;
                      else next_state<=waitt;
                shuchu: if(in==1'b0)
                      next_state<=start;
                      else next_state<=waitt;
                waitt:  if(in==1'b0)
                     next_state<=start;
                     else next_state<=waitt;
                default: next_state<=waitt;
            endcase
        end
    always@(posedge clk)
        begin
            if(reset||done==1)
                count<=0;
            else if(state==start)
                count<=count+1'b1;
            else count<=count;
        end
    assign done=(state==shuchu);     
endmodule

这个是题目要求：

这个是题目要求

报错：

报错

     

xudeqiang

    always@(*)
        begin
            case(state)
                start: if(count==4'd7)
                     next_state<=stop;
                     else next_state<=start;
                stop: if(in==1'b1)
                      next_state<=shuchu;
                      else next_state<=waitt;
                shuchu: if(in==1'b0)
                      next_state<=start;
                      else next_state<=waitt;
                waitt:  if(in==1'b0)
                     next_state<=start;
                     else next_state<=waitt;
                default: next_state<=waitt;
            endcase
        end
可以试试改成阻塞赋值

smarthb

2楼的说法不太准确，根据经验，组合逻辑里面使用阻塞赋值和非阻塞赋值，对于综合器和仿真器来说，没有区别，全当做阻塞赋值，我用modelsim是这样的结果；
数据流开始的判断条件：根据lz提供的资料，应该是数据由高变低，出现这种变化，是数据流的开始，这是I2C总线典型的开始bit位确定方案；

liteng1123

module top_module(
    input clk,
    input in,
    input reset,    // Synchronous reset
    output done
);
    reg [2:0]state,next_state;
    reg [3:0]count;
    parameter wAItt=1;
    parameter start=2;
    parameter stop=3;


    always@(posedge clk)
        if(reset)
            state<=waitt;
    else state<=next_state;

    always@(*)
        begin
            case(state)
                start: if(count==4'd7)
                     next_state=stop;
                     else next_state=start;
                stop:
                      next_state=waitt;
                waitt:  if(in==1'b0)
                     next_state=start;
                     else next_state=waitt;
                default: next_state=waitt;
            endcase
        end
    always@(posedge clk)
        begin
            if(reset||done==1)
                count<=0;
            else if(state==start)
                count<=count+1'b1;
            else count<=count;
        end
    always@(posedge clk)
       if(reset)
         done <= 1'b0;
       else if(state == stop && in == 1'b1)
          done <= 1'b1;
       else
          done <= 1'b0;        
endmodule

啦啦啦123456

谢谢大家，我找到错误啦