关于verilog有符号数的运算

Dyliner02

我在尝试使用verilog中一个内置函数$signed的过程中遇到了一些问题
两个有符号数ai_s di_s相加的时候，如果它们都为正数则结果正确，但当有一个负数时就会出现错误，如ai_s = -81,di_s = 125时 相加的结果do_s = -212，这显然是错误的我算了一下ai_s和di_s的二进制相加即10101111+01111101=100101100 即do_s的二进制结果，它当作了两个无符号数相加

以下是.v和testbench及编译结果
我在查阅资料时发现$signed之后就可以直接运算但我尝试了并不对，想知道问题出在了哪

smarthb

你代码里面直接相加的意思是两个无符号数相加，建议你先把输入转换成补码，然后相加，最后把补码转换成源码。

Dyliner02

smarthb 发表于 2021-9-27 11:01
你代码里面直接相加的意思是两个无符号数相加，建议你先把输入转换成补码，然后相加，最后把补码转换成源码 ...

没有明白，可以具体说一下吗？

smarthb

Dyliner02 发表于 2021-9-27 11:24
没有明白，可以具体说一下吗？

就是做加法前，源码转换成补码，然后进行加法，输出时把结果转换成源码
计算机里面的加法运算基本上都是补码进行
你的需求是两个3bit的有符号数相加，结果是一个4bit的有符号数
先把两个3bit的有符号数转换为4bit补码，然后相加，只保留4bit累加结果，进位舍去，最后把这个结果转换成源码，就是输出
具体源码，补码，反码是如何定义的，网上有资料。

jiachuankang

如果把结果值的最高位抹去，结果就是对的，感觉8bit+8bit的有符号数相加是要考虑结果溢出与不溢出的情况

Dyliner02

jiachuankang 发表于 2021-9-27 21:24
如果把结果值的最高位抹去，结果就是对的，感觉8bit+8bit的有符号数相加是要考虑结果溢出与不溢出的情况 ...

是的 我现在感觉$sign就是先看最高位作为符号位然后补一位，后面数字位进行补码操作，最后再加上原符号位。只不过二进制码显示仍是源码

fascinate_lyd

看起来是一个很奇怪的问题；
但是，首先要确认的一点是，你的想法没有问题；
在此需要普及一下，FPGA里面的运算就是补码，不需要额外的转换。
比如：0xAF就是无符号数175和有符号数-81的补码表示。


我按照你的代码把条件语句改了一下，可以参考，这样就解决了。