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[求助] FPGA 状态机

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发表于 2021-9-30 10:40:09 | 显示全部楼层 |阅读模式

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为什么同一个工程,使用三段式状态机编写和使用一段式状态机编写都可以仿真成功,但是在具体测试的时候,只有一段式状态机可以通过实际的测试,三段式状态机通不过具体的测试,请问各位大神最有可能的原因是在哪里呢
发表于 2021-9-30 11:46:52 | 显示全部楼层
无论一段/二段/三段,都可以写出一模一样的电路,所以... ... 应该是代码有BUG
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发表于 2021-9-30 14:40:15 | 显示全部楼层
估计是写的有问题
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发表于 2021-10-11 10:48:30 | 显示全部楼层
和几段式没有关系,代码问题。
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发表于 2021-10-11 13:55:27 | 显示全部楼层
同意以上几楼的分析,代码有bug,可以在写testbench的时候,模拟一下实际测试环境。
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发表于 2021-10-14 16:33:10 | 显示全部楼层
注意的地方就是三段式的输出和一/二段式的输出,三段式输出的敏感列表用current_state就晚一个周期,用next_state输出就和状态一致。
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