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查看: 1563|回复: 0

[求助] 使用X-hdl转换vhdl到verilog时遇到问题

发表于 2021-10-11 20:35:50 | 显示全部楼层 |阅读模式

50资产

RT，有些文件转换成功，有些转换出来却只有接口，里面没有内容，操作是一样的，未转换成功代码里用到的component也已转换过
不晓得什么原因导致的，求助用过的前辈们……
未转换成功文件：

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