在线咨询 切换到宽版
eetop公众号 创芯大讲堂 创芯人才网

 找回密码
 注册

手机号码,快捷登录

手机号码,快捷登录

搜全文
[转贴] 系统级芯片(SoC)的复杂设计选择:FPGA 新人帖 易灵思 2021-5-6 22357 易灵思 2021-6-4 15:20
[求助] 请教一下,TI 2837X系列CAN中的邮箱的问题 gongxiao 2021-6-3 01432 gongxiao 2021-6-3 10:21
[资料] HLS可综合systemC官方文档 mxmx 2019-4-3 84263 1072978274 2021-6-2 16:15
[求助] clocking Wizard IP核VCO问题 新人帖 sellie 2021-3-8 34894 erli 2021-6-2 15:36
[求助] verilog写的计数器出现负数怎么回事? Mr.Jia 2021-5-31 74081 Mr.Jia 2021-6-1 19:30
[求助] 无锡 OR 苏州? 新人帖  ...2 赵长有 2021-4-15 118702 Dyliner02 2021-6-1 18:40
[求助] 求altera cyclone iv的远程更新方案 wangjun403 2019-5-21 52863 liuliqiang 2021-6-1 16:24
[求助] xilinx DDR2 MIG 校准不能完成 yuhaijian0112 2014-4-9 44724 wangyingwei 2021-6-1 15:24
[求助] FPGA vivado linux烧录程序 yuwade3 2016-7-11 64947 ayamitek 2021-6-1 11:03
[求助] 总线电平滤波采样多数表决中三个不同时钟沿采样用verilog应该怎么写? Mr.Jia 2021-5-28 62439 Mr.Jia 2021-5-31 22:02
[求助] 关于SDF反标出现的WARNING tanjunjiang 2019-3-8 25886 布丁1号 2021-5-31 21:40
[求助] 异步复位,同步释放的问题 ouyuforever 2016-9-12 84184 panfusheng007 2021-5-31 15:03
[求助] Verilog if语句 中例化 jojenwong 2021-5-29 22277 smarthb 2021-5-31 11:26
[求助] DC生成网表,一般是用哪种工艺库生成的? dqwuf2008 2021-5-31 12096 xuwenbing 2021-5-31 09:06
[求助] VCS无法编译出simv - [悬赏 20 信元资产] wtyytw 2021-5-30 14202 wtyytw 2021-5-30 15:37
入门求助:请问FPGA如何入门?  ...2 2cky 2009-8-11 167880 2cky 2021-5-28 16:42
[求助] FPGA中D触发器采样不到信号 新人帖 zj5852761 2021-4-7 22589 smarthb 2021-5-28 16:20
[求助] [求助] 请教,霍尔器件为什么不用高阻值的多晶电阻制作呢? - [悬赏 500 信元资产] liya_10 2021-5-28 02687 liya_10 2021-5-28 11:30
[原创] FPGA Quartus II 设计中如何保持信号不被综合 新人帖 FPGA技术江湖 2021-4-1 12312 芯星 2021-5-28 08:16
[求助] FPGA计数器问题求助 新人帖 adoiny2010 2019-4-5 93167 芯星 2021-5-28 08:13
[求助] DC的线载模型是在哪个库里啊? dqwuf2020 2021-5-27 02075 dqwuf2020 2021-5-27 15:11
[求助] FPGA开发大公司与小公司的区别?有没有相应的资源推荐呢? 超高校级的海绵 2021-4-20 12169 芯星 2021-5-27 14:00
[求助] 带有ddrphy的fpga综合 hitten 2021-4-17 22343 芯星 2021-5-27 14:00
[求助] 请问成都有哪些比较好的FPGA工程师可以去的公司? 新人帖 超高校级的海绵 2021-4-15 83368 芯星 2021-5-27 13:59
[资料] 多媒体处理FPGA实现-System Generator篇(随书光盘)  ...23456..8 平凡的足迹 2014-4-19 7328380 芯星 2021-5-27 12:24
[求助] DPI接口错误 CMT99 2021-5-26 11127 zzj0329 2021-5-27 10:43
[讨论] DFT的测试覆盖率如何确定? IC菜鸟无敌 2021-5-18 65647 快乐的菜鸡 2021-5-27 08:15
[求助] FPGA的基本单元时LUT,ASIC有类似的基本单元吗? sqd0524 2021-5-8 32284 芯星 2021-5-26 21:16
[求助] 关于FPGA的vga显示试验 569812499 2021-5-11 32217 芯星 2021-5-26 21:09
[求助] 如何使用git对FPGA工程进行版本管理 fengbohan1 2021-5-12 32485 芯星 2021-5-26 18:59
[求助] 为啥6input LUT只能实现32bit SRL? 为啥不实现64bit SRL? bravexplorer 2021-5-18 22491 bravexplorer 2021-5-26 18:18
[求助] DC综合时IP的处理  ...2 翘起脚儿进社区 2021-5-24 156403 dqwuf2020 2021-5-26 11:04
[原创] fpga内不同频率的时钟之间数据的传递?不用fifo如何实现  ...2 american007 2021-4-14 116233 芯星 2021-5-26 10:33
[求助] verid调用的文件导入问题 junxliu 2021-5-25 22059 zsftm 2021-5-26 09:05
[求助] 请教一个很低级的问题  ...2 chen3ten 2021-4-7 104350 ffrontier 2021-5-25 17:06
下一页 »

快速发帖

还可输入 120 个字符
您需要登录后才可以发帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条


手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 ) |网站地图

GMT+8, 2025-10-28 08:27 , Processed in 0.030208 second(s), 6 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
返回顶部 返回版块