问一个FIFO FULL/EMPTY的问题

dqwuf2008 · 发表于 2021-7-3 17:30:24

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这个问题在同步/异步FIFO当中都存在

上图波形图中，考虑连续写入FIFO 16个数据的情形，在1处时钟上升沿，第16个数据192被写入，读指针和写指针相等，在这个时钟上升沿之后，2处Full_Sig被拉高。
但是对于Testbench而言，在1处的时钟上升沿，Testbench检测出Full_Sig还是为0(因为这个时钟上升沿之后，Full_Sig才被拉高)，所以Testbench得出的判断是此时FIFO还没满，所以在时钟上升沿之后驱动Write_Sig继续为高，驱动Data_Write为204，计划再写入一个数据进去。
但是在3处时钟上升沿，对于FIFO而言，检测到Full_Sig已经被拉高，所以1处Testbench驱动的数据204并不会被FIFO采集并写入FIFO。

想问的问题是，要不要提前一个周期把FULL/EMPTY标志给置起来呢？

fiser · 发表于 2021-7-14 18:40:10

FULL IS FULL， ALMOST FULL IS ALMOST FULL. just use names to name them.

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