在线咨询 切换到宽版
eetop公众号 创芯大讲堂 创芯人才网

 找回密码
 注册

手机号码,快捷登录

手机号码,快捷登录

搜全文
[原创] Synopsys VCS2016安装 新人帖 want2019 2021-8-12 02573 want2019 2021-8-12 17:19
[资料] 开源的周期精确系统级模拟器 醉里飞霜 2021-8-6 22823 MARKcz 2021-8-12 16:17
[求助] 关于SDRAM的读写 happsky 2017-6-5 22612 durbin 2021-8-12 13:32
[求助] verilog的问题 - [悬赏 30 信元资产] z1078457781 2021-8-11 12900 beita 2021-8-11 21:17
[求助] 元器件建模 d6821_021362 2009-12-21 59854 Hiter_Hou 2021-8-11 20:56
[统计] Xilinx Spartan-6系列FPGA实际工程运行时钟统计 innovation 2021-8-11 23125 innovation 2021-8-11 17:15
[讨论] 国产FPGA应用份额如何? chunk998 2021-2-5 43020 fire_tree_us 2021-8-11 09:23
[求助] synopsys 报warning求问 VER-318 新人帖 古典牧童 2021-8-9 23355 古典牧童 2021-8-10 22:12
[求助] CSD码在Verilog中的使用 sh_zh 2021-8-10 13084 quantus 2021-8-10 17:27
Verilog-a 是干嘛用的?  ...2 victor0o0 2009-10-19 108272 yaoys0818 2021-8-10 15:12
[求助] spyglass lint检查 feiyangbaxia 2021-8-10 22775 feiyangbaxia 2021-8-10 14:37
[求助] MIPI DSI 低功耗模式下时钟问题 新人帖 liulanger666 2021-8-9 22525 liulanger666 2021-8-10 09:30
[求助] quartus transceiver IP的奇怪数据 新人帖 hyjyhj 2021-8-9 22462 yinyue2012 2021-8-9 17:21
[求助] 共模抑制比仿真  ...2 玉龙门徒 2013-1-15 119801 790814313 2021-8-9 14:36
[求助] 求助下面这段代码中data速率是和时钟Clk一样吗 come_on_sn 2021-8-8 52324 Y__Y 2021-8-9 12:49
[原创] cocotb—编写第一个testBench NSSC_feng 2021-8-1 22635 冲出藩篱 2021-8-9 11:26
[求助] 好哥哥们,帮我看看这个哪里错了 新人帖 youop 2021-8-8 62359 youop 2021-8-8 19:57
[原创] 自己写的Xilinx PCIe DMA Master代码工程 axpro 2013-9-8 98024 innovation 2021-8-8 18:44
哪位数字下变频DDC 的Verilog代码啊  ...2 hnuwyf 2009-10-21 1011726 zz_3070 2021-8-7 15:38
[求助] Memory的shutdown模式  ...2 ClancyLee 2021-8-5 157504 ClancyLee 2021-8-7 10:09
[讨论] ATPG流程时覆盖率太低是由MBIST导致,怎么解决 IC菜鸟无敌 2021-7-30 12613 greatao 2021-8-6 17:17
[求助] DC综合后的hold time违约 - [已解决] xxy199763 2021-8-3 43416 xxy199763 2021-8-6 11:20
[求助] calibre2015安装问题,如图,求教如何解决 - [悬赏 500 信元资产]  ...234 cyx0610 2016-4-4 3122531 jeffej 2021-8-6 10:05
[原创] common design 新人帖 kk_bro 2021-8-5 02585 kk_bro 2021-8-5 18:34
[求助] 设计中使用这种明现增加设计复杂程度的RAM呀(读写口并用的,如下图),简单的不好吗? ty_xiumud 2021-7-30 42055 ty_xiumud 2021-8-5 16:10
[求助] 分频后时钟set_false_path的问题 dqwuf2020 2021-8-5 22347 jake 2021-8-5 13:47
[原创] 请教FPGA导入的edf atlandis 2016-6-15 45700 jihuang0212 2021-8-4 18:40
[原创] 替同学咨询:FPGA开发转IC Design的建议 新人帖 durbin 2021-8-3 33150 asic_service 2021-8-4 11:31
[求助] 关于WNS TNS的关系? IC.Michael 2018-8-11 410510 AeolusAway 2021-8-4 10:42
[资料] 扫描转换器设计 你大爷的春天 2016-10-23 43657 wpz123 2021-8-4 00:04
[原创] 分享:RS(255,239,8)译码器设计,带简单说明文档 arccosx 2014-2-27 64613 cenyusun 2021-8-3 18:36
[求助] input clock period jitter dcm_sp_inst exceeds 1.000 ns user123random 2021-8-3 02352 user123random 2021-8-3 09:56
[原创] ubuntu cadence ius9.2安装 cqu_luj 2021-8-3 02966 cqu_luj 2021-8-3 01:42
[资料] The Verilog Hardware Description Language, 5th Ed  ...23 hitjinlong 2015-11-18 2610258 jw216 2021-8-2 23:58
[求助] IC617各种问题 黄焖鸡 2021-7-21 32365 cdcd133 2021-8-2 17:30
下一页 »

快速发帖

还可输入 120 个字符
您需要登录后才可以发帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条

X

手机版| 小黑屋| 关于我们| 联系我们| 用户协议&隐私声明| 版权投诉通道| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 ) |网站地图

GMT+8, 2025-12-21 22:38 , Processed in 0.027427 second(s), 6 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
返回顶部 返回版块