synopsys 报warning求问 VER-318

古典牧童

小白求问，写代码在Xilinx vivado都没报啥错，放synopsys DC里面就报了个
Warning:  /home/IC/my_work/rtl/raw_fine_time_remap_and_encoder.v:22: signed to unsigned conversion occurs. (VER-318)
Warning:  /home/IC/my_work/rtl/raw_fine_time_remap_and_encoder.v:20: signed to unsigned conversion occurs. (VER-318)



代码如下：

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`timescale 1ns/1ns

module raw_fine_time_remap_and_encoder #(
        parameter INPUT_DATA_WIDTH=18,
        parameter DIVIDER=1
        )
(
        input  [INPUT_DATA_WIDTH-1:0]data_in,
        output data_out
);
`include "function_define.v"
localparam OUTPUT_VALID_DATA_WIDTH = divide2_repeat(INPUT_DATA_WIDTH, DIVIDER);   //这个值算出来是9
localparam DATA_STEP = exp2 (DIVIDER); //这个值是2
wire [OUTPUT_VALID_DATA_WIDTH-1:0]data_in_after_sampled;
genvar ii;
generate
        for (ii = 0; ii < OUTPUT_VALID_DATA_WIDTH; ii=ii+1) begin : decomposition_inst
                assign data_in_after_sampled[ii] = $unsigned(data_in[DATA_STEP*(ii+1)-1]);   // 这里是第20行
        end
endgenerate  //这是第22行

assign data_out = ^data_in_after_sampled;


endmodule


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求大神指导哪儿出问题了

A1985

只是个严格的警告，fpga工具本来就不严格。

古典牧童

   

A1985 发表于 2021-8-10 10:02
只是个严格的警告，fpga工具本来就不严格。

感谢回复，自己慢慢查已经找到问题，问题在循环变量里面，相乘出现了有符号数和无符号数相乘，所以才出的问题