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查看: 1786|回复: 1

[求助] CSD码在Verilog中的使用

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sh_zh
发表于 2021-8-10 17:04:09 | 显示全部楼层 |阅读模式

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怎么在verilog代码中使用CSD码实现常数乘法
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quantus
发表于 2021-8-10 17:27:22 | 显示全部楼层
核心思想很简单,就是化乘法为移位相加, CSD主要是用来减小移位相加的次数. matlab有csd的函数可以下载.
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