分频后时钟set_false_path的问题

dqwuf2020 · 发表于 2021-8-5 11:32:20

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一个时钟clk，使用create_clock进行了约束，clk通过pll产生了clk_div2和clk_div3
但是clk_div2和clk_div3分别是一个异步FIFO的两个时钟，现在该如何对clk_div2和clk_div3来进行约束呢？
用set_false_path就行了吧，create_generate_clock是不是不用约束了？求大神赐教，谢谢！

zsftm · 发表于 2021-8-5 11:52:17

clk_div2和clk_div3应该用create_clock啊，pll引入的相位变化是不可控的

另外，虽然snps的示例里异步时钟交互都是用的set_false_path，但是这样用的话，很容易时序报告、sdc检查报告之类的里面出现大量的未约束，反而增加劳动量还要确认哪些是真的哪些是假的，所以我们公司实际都是用set_max_delay约的。

我也很想了解了解别人在约异步交互路径是怎么写的命令。

jake · 发表于 2021-8-5 13:47:20

create_clock -name clk_div2 ...
create_clock -name clk_div3 ...
set_clock_groups -asynchronous -group {clk_div2} -group {clk_div3}

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