Xilinx Spartan-6系列FPGA实际工程运行时钟统计

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本帖定位于收集、统计基于Xilinx Spartan-6系列FPGA设计的实际工程案例的运行速度。以Xilinx ISE 14.7的静态时序报告截图为准。

本人不定期更新自己的设计结果。同时，殷切希望广大同仁在贴后更新大家的设计结果，众人拾柴火焰高，便于大家对Xilinx Spartan-6系列FPGA能够实现的设计性能有一个更为综合、客观的评价。

结果统计表：

楼层	FPGA	Paths	Endpoints	Minimum Period
2	6SLX45-2	9115	5147	3.718ns
3	6SLX150-2	276557	159663	6.597ns

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案例一
1. 平台： Xilinx XC6SLX45-2FGG484 + ISE14.7
2. 产品功能简介：一款3U CPCI/PXI 40通道16-bits DA模块。产品上位机接口为PCI总线，板载4片DAC，每片DAC采用扫描的方式输出10个通道，整个板子输出40个通道模拟信号。
3. FPGA设计的静态时序报告结果截图：

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案例二
1. 平台： Xilinx XC6SLX150-2FGG484 + ISE14.7
2. 产品功能简介：一款3U CPCI/PXI 32RX/32TX ARINC429总线仿真模块。产品上位机接口为PCI总线，提供32个ARINC 429总线接收通道和32个ARINC 429总线发送通道。
3. FPGA设计的静态时序报告结果截图：