EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子）› 数字IC设计【ASIC|IC前端|FPGA】› 数字IC设计讨论(IC前端|FPGA|ASIC)

数字IC设计讨论(IC前端|FPGA|ASIC) 今日: 1 |主题: 31184|排名: 48

版主: shiyinjita, guofu2010, acgoal, chinafpga, dlb05061131, neoitachi, tangyutao, yadog, everhappy, HADIST, chevroletss, arthur_wang_orz, wanghl_beijing

1 ... 44 45 46 474849 50 51 52 ... 891 / 891 页下一页

返回发新帖

新窗全部主题最新热门热帖精华更多		作者	回复/查看	最后发表


[讨论] AXI蝴蝶结死锁	dreamer21 2024-6-21	01587	dreamer21 2024-6-21 20:14
[求助] 关于异步复位、同步释放的问题 ...2 3	youbiandeni 2013-10-28	2515609	hodor 2024-6-21 18:17
Design Compiler有命令报出整个设计的全部cell的个数吗?	aluzi 2004-9-20	97580	jeannyhuang 2024-6-21 08:27
[求助] 求助串并转换电路分析	djjianer 2024-6-20	0882	djjianer 2024-6-20 17:31
[求助] liberate	fangwang85 2024-6-20	0735	fangwang85 2024-6-20 14:53
[讨论] 正在做一个DSP+FGPA协议接口，大家给点建议	expoed 2016-8-19	74176	yangxiaolanhi 2024-6-20 14:25
[求助] spyglass识别不了在.v文件里的buffer等模块应该怎么办 - [已解决]	tdtlsh 2024-6-19	21061	tdtlsh 2024-6-20 14:22
[求助] xilinx的BRAM使用	zhang_cc 2024-6-14	21087	zhang_cc 2024-6-20 00:17
[求助] MIPI DPHY半双工带宽	pds懒洋洋 2024-6-14	41189	pds懒洋洋 2024-6-19 22:37
[讨论] 关于S家AXI VIP的疑问（协议检查）	dreamer21 2024-6-19	21207	dreamer21 2024-6-19 20:11
[求助] 求 papers	kk2009 2024-3-28	31284	igolaps 2024-6-19 19:42
[求助] 求IEEE paper	kk2009 2024-3-22	51425	igolaps 2024-6-19 19:41
[讨论] 一片FPGA芯片能例化几个ILA,MMCM,PLL和VIO？？？？？？	scutlee 2024-5-17	3988	yangxiaolanhi 2024-6-19 16:56
[求助] DMA传输实现的问题	pseudofjxl 2019-8-29	42962	mfkiwl 2024-6-19 16:21
[原创] DMA 原理疑问---流控制 ...2	494693243 2019-11-27	1610764	mfkiwl 2024-6-19 16:20
[讨论] reset有timing violation	scutlee 2024-6-19	31017	Lover_Momo 2024-6-19 16:11
[讨论] 用vivado仿真只能看到最顶层的信号波形吗？	scutlee 2024-5-15	1567	seayang811 2024-6-19 15:22
[讨论] vivadode vio和ila是什么关系？？	scutlee 2024-5-15	2927	seayang811 2024-6-19 15:21
[讨论] vivado 的ILA不在最顶层例化可以吗	scutlee 2024-5-16	21219	seayang811 2024-6-19 15:15
[讨论] 怎么用4选1 mux搭建一个1024选1选择器？？	scutlee 2024-6-19	2848	harry_hust 2024-6-19 14:11
[讨论] 时钟与脉冲	dreamer21 2024-6-17	2931	dreamer21 2024-6-18 18:39
[原创] 设计一个FPGA显卡，兼容Windows WDDM	VFINE 2024-6-16	41464	mfkiwl 2024-6-18 18:30
[求助] spyglass显示Domain_Missing什么意思，是这个时钟没有对应作用域吗 - [悬赏 52 信元资产]	tdtlsh 2024-6-18	0707	tdtlsh 2024-6-18 17:12
[原创] FPGA设计之时序约束	mdy-郭柏荣 2019-8-3	13607	mfkiwl 2024-6-17 20:15
[求助] 关于触发与握手 ...2	关东煮游泳 2024-6-11	111616	关东煮游泳 2024-6-17 19:02
[求助] ccs库计算	fangwang85 2024-6-13	1697	pc0918 2024-6-17 17:24
[讨论] 做spyglass遇到error？？	scutlee 2024-6-17	0624	scutlee 2024-6-17 16:49
[讨论] spyglass怎么屏蔽一些模拟模块？？	scutlee 2024-6-13	2986	scutlee 2024-6-17 16:46
[原创] 承接上个帖子，求问verilog中task用非阻塞赋值与阻塞赋值的区别	niuchenxu 2024-6-16	0908	niuchenxu 2024-6-16 18:58
[求助] verilog里task中使用非阻塞赋值	niuchenxu 2024-6-16	0818	niuchenxu 2024-6-16 18:49
[求助] VCS仿真，UVM验证平台，compile报错问题求助	justinherman 2022-7-2	32404	ruoshuihjjj 2024-6-16 11:05
[讨论] vivado卡在technology mapping 是什么意思？？？	scutlee 2024-5-8	61771	774110102 2024-6-14 16:50
[讨论] spyglass的模拟模块？？	scutlee 2024-6-14	0608	scutlee 2024-6-14 11:24
[求助] synplify XMR cross module reference 生成了black box	icdv_后生 2024-5-26	1940	icdv_后生 2024-6-14 09:35
[讨论] AXI Axcache[1]与4K边界处理	dreamer21 2024-6-13	11065	dreamer21 2024-6-13 21:04

1 ... 44 45 46 474849 50 51 52 ... 891 / 891 页下一页

返回发新帖

账号		自动登录	找回密码
密码			注册

数字IC设计讨论(IC前端|FPGA|ASIC) 今日: 1 |主题: 31184|排名: 48

快速发帖

浏览过的版块

站长推荐 /1