在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
[讨论] 是不是不用chipscope就只能看到端口的信号?? scutlee 2024-4-29 0547 scutlee 2024-4-29 11:07
[求助] dc综合里报infeasible paths怎么解决 attach_img kyaaaa 2024-4-28 2999 kyaaaa 2024-4-29 09:47
[原创] MIPI I3C白皮书 attach_img castlerock 2023-8-30 51753 zqiaowen 2024-4-27 23:15
[求助] 有没有讲ISP verilog设计的书或资料 wangyangcha 2023-6-17 51674 清霜一梦 2024-4-27 22:04
[求助] vivado18.3 仿真波形与代码不一致,再次仿真又正确了 新人帖 Neverlandx 2024-4-27 0768 Neverlandx 2024-4-27 20:49
[求助] e203 riscv中复位代码 nullptr 2024-4-27 01030 nullptr 2024-4-27 15:15
[求助] DC的相关问题 attach_img nullptr 2024-3-22 81399 nullptr 2024-4-27 15:09
[讨论] temperature sensor 的 digital offset cancellation有啥用处没?? scutlee 2024-4-26 0474 scutlee 2024-4-26 15:20
[讨论] 有人了解三星5nm的temperature sensor 吗?? scutlee 2024-4-26 0478 scutlee 2024-4-26 15:03
[讨论] uart的testbench怎么写呢??? scutlee 2024-4-25 3846 数学必考150 2024-4-25 18:05
[讨论] 异步复位同步释放和软复位 scutlee 2024-4-15 61045 robin0612 2024-4-25 15:47
[求助] 用Genus synthesis后缺少VDD VSS 问题 新人帖 attach_img Jabbawackeez 2020-10-5 52580 leejohannes 2024-4-25 13:35
[求助] DC warning: The specified replacement character(_)is conflicting with the specified allowed or ... 新人帖 attach_img starkxiu 2022-4-20 23285 starkxiu 2024-4-25 10:07
[求助] exciting host 如何理解? yuanpin318 2024-4-24 2943 yuanpin318 2024-4-24 18:14
[原创] 分频电路(9分频)设计 attachment digest agree 不忘初心灬214 2019-8-15 88466 chf1 2024-4-24 16:36
[求助] FIR滤波器画图求解 attach_img 海神波塞冬 2024-4-24 01051 海神波塞冬 2024-4-24 16:34
[求助] ISE环境下使用Verilog设计RAM写模块出现问题 xjmiles 2015-8-27 63671 cyt66 2024-4-24 16:27
[求助] ise综合的时候出现了问题(求助)  ...2 cleocss 2010-9-5 1418479 cyt66 2024-4-24 15:02
[讨论] 可以直接#10ps 这样吗 scutlee 2024-4-24 1596 zsftm 2024-4-24 14:14
[讨论] use macro parama has not been defined scutlee 2024-4-24 0456 scutlee 2024-4-24 13:48
[求助] DC和PT中的时序约束是同一个吗?  ...2 flyingsheep 2013-3-25 1817072 方山剑客 2024-4-24 11:51
悬赏 [原创] 集成电路静态时序分析与建模-刘峰 - [悬赏 2 信元资产] attachment  ...23456 songsong001 2021-5-10 5917432 yuanpin318 2024-4-24 10:04
[求助] 始终信号能接入到寄存器的D口做逻辑使用吗? attach_img Wade_ 2024-4-23 21147 Wade_ 2024-4-24 09:34
[讨论] 假如芯片只有一个PLL,又要做clock gate scutlee 2024-4-15 61087 scutlee 2024-4-24 09:28
[求助] verilog中使用task出现的问题 attach_img  ...2 hxfwdzx 2012-1-3 1319922 binnq 2024-4-23 17:19
[求助] vcs 同步时钟采样问题-deraceclockdata没有用 xingerzh 2023-10-4 72039 binnq 2024-4-23 17:01
[资料] LEDA培训讲义 attachment  ...2 低空翾翔 2016-10-7 148344 yuanpin318 2024-4-23 10:52
[资料] uvm验证课程  ...234 fool123 2019-11-14 3013494 ZQDN4 2024-4-23 10:48
[原创] 请教大家,vcs仿真时间如何设置 ? american007 2023-5-8 64444 树欲静 2024-4-23 10:39
[求助] VC Verification IP for SPI的Datasheet Ellis 2024-4-22 01247 Ellis 2024-4-22 22:12
[讨论] DDR 怎么时序约束 scutlee 2024-3-23 41001 robin0612 2024-4-22 16:46
[原创] spyglass check rules文档仅供大家一起学习 attachment  ...23 licongkai 2023-2-17 225719 kaixindelei 2024-4-22 11:15
[求助] 请问DC综合的set_max_fanout和set_max_capacitance有什么区别呢 xingerzh 2024-4-20 0570 xingerzh 2024-4-20 15:01
[讨论] 不编译用verdi打开filelist看代码 scutlee 2024-4-18 21008 gaurson 2024-4-19 17:22
[求助] ic设计vs验证 新人帖 yhcao 2024-4-17 51105 wuruic 2024-4-19 16:50
下一页 »

快速发帖

还可输入 120 个字符
您需要登录后才可以发帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

X

小黑屋| 手机版| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2025-6-15 15:55 , Processed in 0.026980 second(s), 8 queries , Gzip On, MemCached On.

eetop公众号 创芯大讲堂 创芯人才网
返回顶部 返回版块