数字IC设计讨论(IC前端|FPGA|ASIC) 今日: 0|主题: 31279|排名: 7

版主: yadog, everhappy, chevroletss, shiyinjita, chinafpga, dlb05061131, guofu2010, acgoal, neoitachi, arthur_wang_orz, tangyutao, wanghl_beijing, HADIST

1 ... 43 44 45 464748 49 50 51 ... 894 / 894 页下一页

新窗全部主题最新热门热帖精华更多		作者	回复/查看	最后发表


[求助] VCS 2020.12版本安装	Jackyanguan 2024-5-28	21185	Jackyanguan 2024-8-1 19:05
[求助] design compile 的 compile_ultra 指令	jswon 2011-6-9	514909	小白一枚啊 2024-8-1 16:30
[求助] 麻烦帮忙下载一个opencore的项目 - [已解决]	ilmkduse 2024-7-29	21393	tapas 2024-8-1 16:25
[求助] verdi软件使用，波形背景颜色 ...2 3 4 5	9065574912 2014-12-22	4827644	Xunuoo 2024-8-1 13:38
[讨论] clock gate 加一个scan mode有什么用？？	scutlee 2024-7-30	31094	zero_0 2024-8-1 11:25
[求助] QuartusⅡ综合将复位信号识别成时钟信号	阿良良木翼 2024-8-1	0843	阿良良木翼 2024-8-1 10:18
[转贴] visio waveform	V-V 2023-7-5	42400	nguyenvietthi 2024-8-1 10:09
[求助] IC设计到底用systemverilog还是Verilog	rocsman 2024-7-26	51899	silent_speak 2024-8-1 08:52
[求助] 如何合理编写DC的约束文件	时间在走人在变 2024-7-31	11125	kk2009 2024-8-1 00:43
[求助] 异步fifo中读写数据位宽不等	时间在走人在变 2024-7-24	71942	时间在走人在变 2024-7-31 16:28
[原创] 关于NVIDIA的智能模块NVDLA（深度学习加速器） ...2 3 4	CKlover 2018-3-8	3821645	烈烈风中 2024-7-31 15:51
[讨论] 异步FIFO使用格雷码作为地址的可行性	xylimm 2024-6-10	61520	古月水中 2024-7-31 11:31
【zhanghe】【挑战笔记1】之CRC循环冗余校验的原理与算法精华1	zhanghe901126 2014-6-26	98729	soelife 2024-7-31 11:12
[求助] 利用conformal做ECO，怎么保护SCAN chain？	bjzhaoxh77 2021-9-13	43592	zyr123 2024-7-30 17:24
[求助] 如何设计线性反馈移位寄存器(LFSR)	window_blinds 2017-10-17	716480	夏尔 2024-7-30 17:11
[讨论] 带上PLLmodel，仿真就很慢	scutlee 2024-7-30	0577	scutlee 2024-7-30 17:06
DC：set_clock_uncertainty问题 ...2	jackiexiuyi 2008-11-10	1923905	xbuilder 2024-7-30 15:56
[求助] 求解stm32时钟树clk选择分频问题	sktwo 2024-7-29	51205	sme-ic 2024-7-30 14:24
[求助] 各位大侠，谁有debussy5.49 pli.lib的源文件吗？	eetopuser 2021-1-11	11959	fanuq 2024-7-29 20:06
[讨论] fpga综合打开retiming？	scutlee 2024-7-26	1920	1123189683 2024-7-29 14:18
[求助] VCLP ISO_INST_INTERNAL warning	cyannn 2024-7-29	0566	cyannn 2024-7-29 13:35
[讨论] vivado error	scutlee 2024-7-28	11147	A1985 2024-7-29 09:45
[讨论] PLL的输出时钟应该怎么约束？？ ...2	scutlee 2024-6-13	152879	YIGANDAHEIQIANG 2024-7-28 09:51
[求助] 数字模块内部寄存器的最大size - [悬赏 30 信元资产]	GloriaMoran 2024-2-22	31679	rocsman 2024-7-26 22:44
[求助] 哪位大神能看下这个真值表	模拟小小学生 2024-7-26	0642	模拟小小学生 2024-7-26 21:14
[讨论] 如果是多die FPGA芯片，怎么避免某die拥塞呢？？	scutlee 2024-7-26	0729	scutlee 2024-7-26 16:47
[讨论] 布局拥塞会不会导致timing violation？？？	scutlee 2024-7-26	21127	scutlee 2024-7-26 16:15
[讨论] 芯片的POR	scutlee 2024-7-15	51969	gccywu 2024-7-26 15:40
[求助] RTL中能写延时”#“吗？	Wade_ 2024-7-23	31338	gccywu 2024-7-26 15:34
[讨论] 参数化设计能生成有优先级的arbiter吗？？	scutlee 2024-7-24	71125	harry_hust 2024-7-26 15:32
[讨论] vivado的timing violation	scutlee 2024-7-26	11104	daniil666 2024-7-26 15:31
[求助] 关于PLL的输入时钟与输出时钟相位的关系 ...2 3	gzdy 2014-6-6	2333598	gccywu 2024-7-26 15:29
[求助] IIR滤波器位宽估计	kl_upc 2024-7-23	41417	kl_upc 2024-7-26 15:24
[讨论] 怎么降低FPGA的net delay？？	scutlee 2024-7-26	11021	ilmkduse 2024-7-26 15:13
[求助] 买一个sdio的ip要多少钱 ...2 3	iyaowu 2010-9-14	2012216	sme-ic 2024-7-26 11:47

1 ... 43 44 45 464748 49 50 51 ... 894 / 894 页下一页

返回发新帖

账号		自动登录	找回密码
密码			注册

数字IC设计讨论(IC前端|FPGA|ASIC) 今日: 0|主题: 31279|排名: 7

快速发帖

浏览过的版块

站长推荐 /2