EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子）› 数字IC设计【ASIC|IC前端|FPGA】› 数字IC设计讨论(IC前端|FPGA|ASIC)

数字IC设计讨论(IC前端|FPGA|ASIC) 今日: 1 |主题: 31184|排名: 48

版主: shiyinjita, guofu2010, acgoal, chinafpga, dlb05061131, neoitachi, tangyutao, yadog, everhappy, HADIST, chevroletss, arthur_wang_orz, wanghl_beijing

1 ... 40 41 42 434445 46 47 48 ... 891 / 891 页下一页

返回发新帖

新窗全部主题最新热门热帖精华更多		作者	回复/查看	最后发表


[求助] 芬兰的这个技术到底是啥啊，能够用于嵌入式芯片吗？	orientview 2024-7-25	11037	伪界 2024-7-26 08:48
[求助] DC综合，端口名改变	junxliu 2024-7-3	31084	jinfeier 2024-7-25 17:35
[求助] DC综合的版图 vs 手动画的版图	时间在走人在变 2024-7-17	3977	jinfeier 2024-7-25 17:27
[求助] FPGA怎么比较多通道ADC采样信号的相位	CUMT_Rookie 2024-7-23	1952	liuguangxi 2024-7-25 09:20
[求助] fpga - [悬赏 1 信元资产]	GloriaMoran 2024-7-24	0707	GloriaMoran 2024-7-24 15:33
[原创] 数字IC工程师的技能树精华3 ...2 3 4 5 6..22	arthur_wang_orz 2012-2-3	212114660	wufeng233 2024-7-24 11:02
[原创] 数字设计验证，市场机会，行情信息	Tommy22333 2024-7-18	21036	Tommy22333 2024-7-24 10:03
[求助] spyglass low power关于mem的问题	grace-luo 2024-6-10	11350	cverilog 2024-7-24 09:03
[讨论] vivado用下降沿的时序约束	scutlee 2024-7-23	1782	工大鱼肉 2024-7-24 08:02
[讨论] mark_debug= true 影响DC综合吗？	scutlee 2024-7-23	1473	工大鱼肉 2024-7-24 07:57
[讨论] LUT使用超标，怎么办？？	scutlee 2024-7-23	1704	工大鱼肉 2024-7-24 07:56
[讨论] 怎么LUT用了263%？？？？	scutlee 2024-6-6	21106	scutlee 2024-7-23 21:15
[讨论] LUT用得比较多怎么办？？？	scutlee 2024-7-23	0514	scutlee 2024-7-23 21:09
[原创] 关于FPGA同时使用时钟的上升沿和下降沿的问题 ...2 3 4	lhrace 2011-10-26	3026438	hsgl 2024-7-23 16:48
[求助] verilog 变量\	fangwang85 2024-7-23	2811	fangwang85 2024-7-23 15:58
[求助] SRAM 选型和power分析求助 - [悬赏 1000 信元资产] ...2	yaya126 2016-5-5	149249	黄昏的故事 2024-7-23 14:52
[讨论] 怎么降低vivado的route延迟	scutlee 2024-7-23	0562	scutlee 2024-7-23 11:17
[讨论] spyglass遇到模拟IP的仿真文件怎么办？	scutlee 2024-7-23	0431	scutlee 2024-7-23 11:02
[讨论] 基于intel FPGA PMA实现400G infiniband 分析	wangjinming1118 2024-7-23	01365	wangjinming1118 2024-7-23 10:31
[求助] 关于DC-T(topographic)模式下的线延迟计算。	日晨难再 2024-7-23	0846	日晨难再 2024-7-23 09:47
[求助] 各个软件的用户手册的阅读策略	傅里叶大修罗 2024-7-22	1995	kaikanertan 2024-7-22 21:21
[求助] Synopsys VIP Memory模型更新方法	dreamer21 2024-6-21	21095	dreamer21 2024-7-22 16:45
[求助] 关于vivado综合，声明reg过大的报错	关东煮游泳 2024-7-22	61360	关东煮游泳 2024-7-22 16:19
[原创] 时序always 块里if 分支不写else 有可能综合出latch么	yongxinxue 2024-7-18	91676	darlingwqm 2024-7-22 16:13
[求助] 如何在用Verilog 实现优先级循环的中断	andy739 2013-11-18	46397	scutlee 2024-7-22 16:11
[求助] verdi安装不成功运行license出问题 - [悬赏 500 信元资产] ...2	yuanhong96 2017-4-12	1719243	liuxiangdong 2024-7-22 15:59
[讨论] 综合指定参数	scutlee 2024-7-22	0486	scutlee 2024-7-22 15:47
[讨论] mark_debug会影响DC综合吗	scutlee 2024-7-22	2987	qladxk2008 2024-7-22 15:13
[求助] 跪求DWC_pcie_dtl_dm_databook 的5.71a版本 - [悬赏 100 信元资产]	年轻的国王 2024-7-19	21155	smrecnik 2024-7-22 10:13
[求助] Verdi查看断言的波形既没有红色的箭头也没有绿色的箭头，只有绿色的\|	小兔子宝宝哒 2022-7-28	23472	denghuan 2024-7-21 17:41
[原创] nvme ip RTL源码 ...2 3 4 5 6..20	1014003606 2018-3-8	19651326	maicheal 2024-7-21 11:51
[求助] Synopsys DMA疑问 ...2	mysoul 2020-6-10	157515	yangc_veri 2024-7-20 22:26
[原创] 工艺库问题	鹅鹅鹅丶 2024-7-19	1899	tfpwl_lj 2024-7-20 13:04
[转帖]Synopsys工具介绍 ...2 3 4 5 6..7	一声叹息 2004-9-21	6934239	hebut_wolf 2024-7-19 11:25
[求助] 6T SRAM DC综合	Stefan_Qi 2024-7-17	1945	nettlefish123 2024-7-19 11:06

1 ... 40 41 42 434445 46 47 48 ... 891 / 891 页下一页

返回发新帖

账号		自动登录	找回密码
密码			注册

数字IC设计讨论(IC前端|FPGA|ASIC) 今日: 1 |主题: 31184|排名: 48

快速发帖

浏览过的版块

站长推荐 /1