vivado2015.4 write project tcl 时出现fpga型号改变的问题

wide_road

OS win7VIVADO2015.4

操作：
1， 打开已经创建好的vivado工程
      工程中包含MIG, AXIPCIE, 第三方IP的block design；当然也包含了interconnecter， bram，等xilinx IP
2， 执行FILE ： write project tcl

3， 在tcl console下运行 source my_tcl_save.tcl (这是第2步产生的）
      vivado自动创建了一系列目录路径，并打开这个vivado工程。
4， 执行Tools: Report: Report IP Status

5， 出现弹出窗口，提示这个工程的Device是XC7Z045， 而MIG设置的是xc7v2000t

总结： 因为原工程属性设置的是xc7v2000t，而这里出现xc7z045不应该，所以这是vivado2015.4的缺陷。