关于DC综合出来之后 再仿真怎么仿？ VCS可以吗？

jeff_huang

不怕大伙笑话
我分不清啥叫前端设计 啥叫后端设计

最近毕设做的就是数字IC 要做到最后布局布线

想问一下从DC综合出来之后再验证网表是否满足功能 怎么验证
用VCS会提示有些单元不认。 VCS可以设置导入库文件吗？？或者有没有仿真DC出来的东西、

有没有高手解释下前端和后端的分界线。

那么如果用astro布局布线好了，还需要再验证功能吗？小白问题，希望高手能抽空解答下。谢谢

liuguojia612

前段一般就是写RTL代码+DC综合
后面的布局布线的过程就是后端
DC综合后验证正确性的话是要做formality，也就是形式验证，用的软件名字也叫formality
形式验证一般要做两次，DC综合后做一次，布局布线后提取网表再做一次
VCS是跑verilog仿真的，可以是RTL，也可以是综合后的网表，跑网表的时候要把库文件对应的.v库加进去

surge

RTL跟网表的区别是一个用规定的语言语法描述电路，一个用低层次元件描述电路，而网表中的低层次元件本身也是用RTL描述的，因此本质上网表跟RTL是一个东西，都是可以仿真的。
后端设计就是将语言描述的电路用元件和物理走线信息描述。

orlye

“用VCS会提示有些单元不认”是因为你没把库文件加进去。
门级仿真建议用list文件罗列所有的.v文件。
库文件所在的目录用-y xxxx
最后加一个+libext+.v就可以了。

flyloop

顶一个，最近总是出现网表仿真结果错误啊，跟rtl代码完全两样，但formality却是过的，什么原因呢？

mindy_xj

回复 5# flyloop


    你的这个问题解决了吗？我也遇到同样的问题，请假下你，感谢！

yi4105635

回复 4# orlye


    您好，关于vcs仿真  如何在一个目录下读取所以.v文件呢？ 我按照您的方法做了。
[shyw@shywlinux sm2_LP]$ vcs -y /home/shyw/work/vcs/sm2_LP +libext+.v

Error-[NVLOG] Missing verilog input files
  No Verilog input files supplied on 'vcs' command line.
  Usage: vcs [-M[opts]] [-R] [-V] [-o output] [+rad] [+cli] [+acc]
  [other-opts] files or vcs -help
报错误了是为何呢? 我的目录就是sm2_LP 下面有很多.v源代码和门级网表 没读进去。。 每次手点感觉很麻烦啊话

orlye

回复 7# yi4105635


-y只能用来吃库文件。
你的design必须用-f或者一个一个.v地告诉vcs。
报这个错是因为你的vcs命令里没有任何.v文件也没有-f参数。

yi4105635

回复 8# orlye


    我也是刚接触vcs仿真。我们这是从0开始，我是第一个接触这个vcs的。每次导入vcs仿真都要输入好多源代码，感觉很繁琐。门级网表综合出来之后也是  有rom ram的源代码 还有标准单元的。感觉应该有一个方法可以自动读取我目录下的所以.v文件吧。不知道这个命令是什么呢？应该是vcs一个选项吧。我的网表有下面这些 我想vcs直接在这个目录下自动读取tb.v 还有其它ram rom的.v 不知有和方法呢？ 多谢前辈赐教哈
[shyw@shywlinux sm2_LP]$ ls
ram_16_1024.v            rom_32_256_verilog.rcf          SM2TOP_2016_dc.v
rom_16_1024.v            sc9tap_logic013_base_rvt_neg.v  Top_2016tb.v
rom_16_1024_verilog.rcf  sc9tap_logic013_base_rvt_udp.v  Top_verify_tb.v
rom_32_256.v             sc9tap_logic013_base_rvt.v      vcs_script
[shyw@shywlinux sm2_LP]$ vcs

orlye

回复 9# yi4105635


VCS本来就是个极其复杂的工具，带二、三十个参数都是很正常的事。
对很多.v文件可以写个filelist。
对调用vcs的过程可以写个Makefile或者csh的脚本。