设为首页收藏本站
在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名：电子顶级开发网)

手机号码，快捷登录

手机号码，快捷登录

找回密码

  登录   注册  

快捷导航
创芯云服务  : 创芯大讲堂  | 创芯人才网 | 数字IC职业培训  EETOP诚邀线上IC培训讲师!
搜帖子
EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子）› 数字IC设计【ASIC|IC前端|FPGA】› 数字IC设计讨论(IC前端|FPGA|ASIC)
收藏本版 (166) |订阅

数字IC设计讨论(IC前端|FPGA|ASIC) 今日: 0|主题: 31056|排名: 8 

新窗 全部主题  最新  热门  热帖  精华  更多 
作者 回复/查看 最后发表
[解决] 分享：vivado中进行Simulation和Synthesis遇到的问题 北极的星辰 2024-6-12 0690 北极的星辰 2024-6-12 11:02
[原创] 关于Verilog数字VLSI设计教程Lab01详细流程 attachment dreamer180 2019-9-11 32213 ic987ic 2024-6-11 22:08
[原创] 关于Verilog数字VLSI设计教程Lab02详细流程 attachment dreamer180 2019-9-17 22102 ic987ic 2024-6-11 22:06
[原创] Verilog数字VLSI设计教程Lab03详细流程 attachment dreamer180 2019-9-20 32504 ic987ic 2024-6-11 22:00
[讨论] C910门控时钟单元 dreamer21 2024-6-11 2804 dreamer21 2024-6-11 21:22
[原创] primetime（pt）中这个gui界面的Endpoints Summary是什么？请教各位大神 新人帖 瓜大数字ic鼠鼠 2024-6-2 2823 瓜大数字ic鼠鼠 2024-6-11 17:03
[讨论] reset怎么约束？？ scutlee 2024-6-11 1733 ymz615 2024-6-11 11:28
[讨论] PLL的输出还有clock div需要始终约束吗？ scutlee 2024-6-11 0431 scutlee 2024-6-11 10:41
[原创] FPGA设计技巧之常用模块划分 attachment  ...2 chop147 2017-5-15 134244 liguchu 2024-6-11 08:35
[资料] AMBA资料 attachment ICer_hao 2024-6-5 2883 lipinshengxp 2024-6-10 20:53
[求助] 求助，IC617安装SMIC的PDK时virtuoso不能被唤起 attach_img FYLee 2024-6-9 3985 In-lucky 2024-6-10 15:19
[资料] Non-Volatile Memory Express (NVMe) Introduction AlvinRolling 2024-1-17 51082 maximusjenna 2024-6-10 12:08
[资料] 数字电子技术基础 阎石 第5版 高清PDF带目录 新人帖 attachment  ...2 13261887255 2022-7-15 103263 bamtu 2024-6-9 07:50
[原创] Xilinx FPGA电源设计与注意事项 attach_img chop147 2023-1-17 22331 ic886 2024-6-8 23:05
[原创] 【学习FPGA必看】一个FPGA小白的自述 attach_img chop147 2022-12-13 12180 ic886 2024-6-8 22:54
[资料] 【推荐】FPGA至简设计学习案例200例-每周定时更新 attachment  ...2 chop147 2022-7-20 114309 ic886 2024-6-8 22:45
[原创] FPGA时序约束分享04_output delay 约束(连载） attach_img chop147 2022-7-27 11996 ic886 2024-6-8 22:35
[原创] XILINX FIFO写不进去的问题(实用分享) attach_img chop147 2022-3-2 52713 ic886 2024-6-8 22:24
[原创] FPGA设计实用分享02 之 XILINX的可参数化FIFO attach_img chop147 2022-3-9 63037 ic886 2024-6-8 22:19
[原创] Xilinx官方的DP例程的建立步骤 attach_img chop147 2024-6-8 11699 ic886 2024-6-8 21:21
[原创] PCIE项目案例合集 attach_img chop147 2024-6-8 01144 chop147 2024-6-8 15:21
[原创] edp和V-by-on接口设计 chop147 2024-6-8 0711 chop147 2024-6-8 15:18
[讨论] Sigma-delta ADC中的DNL和INL有没有必要去关注和评估？  ...2 艾克0928 2017-9-12 107289 Riching 2024-6-7 22:23
[讨论] vivado 模块被当成了blackbox scutlee 2024-6-7 0504 scutlee 2024-6-7 11:26
[求助] 求移知上的AMBA进阶之AXI总线实战，可分摊学费 ysyandysm 2024-6-6 0774 ysyandysm 2024-6-6 17:11
[讨论] Altera HLS学习路径 海神波塞冬 2024-6-6 0725 海神波塞冬 2024-6-6 16:30
[讨论] 关于卡尔曼滤波的FPGA实现的想法 李宝绪 2014-1-20 12047 blazar 2024-6-6 15:33
[求助] spygalss cdc 数据用作时钟的报错怎么解决 新人帖 kassadin 2024-6-4 6873 kassadin 2024-6-6 15:17
[求助] 有关nic400自带的dct综合脚本的问题 吕归尘 2024-6-4 61160 吕归尘 2024-6-6 10:16
[原创] 个人写的DDR3的工作原理，欢迎大家拍砖！ attach_img digest  ...23456..47 dzplay 2015-5-23 463147454 542002990 2024-6-6 07:52
[资料] VCS使用手册 attachment ICer_hao 2024-6-5 2900 icroad 2024-6-6 00:50
[资料] PCIE资料 attachment ICer_hao 2024-6-5 1810 ic886 2024-6-5 21:53
[原创] Spyglass CDC检查脚本模板 attachment  ...2 ICer_hao 2024-3-6 132347 ic886 2024-6-5 21:42
[讨论] 用vivado综合完工程，文件路径就变了，那我怎么刷新文件呢？？ scutlee 2024-6-5 0537 scutlee 2024-6-5 18:29
[求助] Verilog中信号保持要不要明确写出来 时间在走人在变 2024-6-5 1734 zhaozhety 2024-6-5 18:21
下一页 »
1 ...394041424344454647... 888下一页
 返 回 发新帖

快速发帖

还可输入 120 个字符
高级模式
B Color Image Link Quote Code Smilies
您需要登录后才可以发帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

X

小黑屋| 手机版| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2025-6-30 07:42 , Processed in 0.028439 second(s), 9 queries , Gzip On, MemCached On.

eetop公众号 创芯大讲堂 创芯人才网
返回顶部 返回版块