DFT设计串chain时clockgate如何设计

jinfeier

请问，设计中存在一些clockgate，那么在DC中串chain的时候如何处理这些器件，具体怎么操作呢？

zero_0

set_dft_signal -usage clock_gating

jinfeier

zero_0 发表于 2024-10-10 17:48
set_dft_signal -usage clock_gating

非常感谢大佬

jinfeier

zero_0 发表于 2024-10-10 17:48
set_dft_signal -usage clock_gating

大佬，请教2个问题，目前做的是反向数字电路。
1、原厂电路中有些latch单元，造成我更换工艺库后串scan chain时，这些latch都有drc问题，这些怎么处理呀？

2、串完chain后，发现CKN的reg都有C6问题，面对电路同时存在上升沿和下降沿的reg，串chain时注意什么吗？

非常感谢！！

zero_0

jinfeier 发表于 2024-10-11 19:21
大佬，请教2个问题，目前做的是反向数字电路。
1、原厂电路中有些latch单元，造成我更换工艺库后串scan c ...

抱歉，我没做过DFT，说一下我知道的看一下有没有参考价值：

1. latch直接透明处理：set_scan_transparent true LATCH -existing
2. mix edges的让工具自动分类，rising串在一起，falling串在一起，中间只有一个地方切换，一般falling先然后再rising，这样可以保证没有pattern丢失；或者先risign后falling但中间要插个高电平锁存低电平透明的latch：set_scan_configuration -clock_mixing mix_edges/mix_clocks

jinfeier

zero_0 发表于 2024-10-12 11:22
抱歉，我没做过DFT，说一下我知道的看一下有没有参考价值：

1. latch直接透明处理：set_scan_transparen ...

佬，您说的非常有道理！

针对第二个问题，我确实是设了mix_clock，让工具自动串，但还存在几个C6错误，不是很明白这个错误什么意思

                               
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