DC综合时出现timg loop警告，紧急求助....

upsidedown

15971239608 发表于 2024-9-27 17:18
io，我前面搞错了，和加不加这个mux没有关系

那你这问题就算明确了，工具报的没问题，是触发器的Q端经过组合逻辑又反馈到触发器的CLK端，导致时钟会产生一个窄的脉冲，这不是典型的设计方式。要么改设计，要么约束里打断timing path。

corinwjx

你这电路仿真过吗，lint查过吗，你这个电路复位完了寄存器你觉得能动起来吗？counter能更新吗？

15971239608

温柔阴影 发表于 2024-9-27 17:20
假设dft_mode 一直为0，tcadc_rso_reg为1，且当前cycle_cnt_6为1，这个时候时钟就是clk_cadc,来了一个上 ...

能画一下图吗，大佬？我没太理解你的意思，但感觉就快真相大白了

15971239608

corinwjx 发表于 2024-9-28 11:52
你这电路仿真过吗，lint查过吗，你这个电路复位完了寄存器你觉得能动起来吗？counter能更新吗？ ...

你说的对，如果像上面的那个代码，counter是不能更新，原始代码是这样的

                               
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15971239608

upsidedown 发表于 2024-9-27 17:53
那你这问题就算明确了，工具报的没问题，是触发器的Q端经过组合逻辑又反馈到触发器的CLK端，导致时钟会产 ...

窄的脉冲，我没有太理解，能画一下图吗？

upsidedown

15971239608 发表于 2024-10-10 13:55
窄的脉冲，我没有太理解，能画一下图吗？

你自己画一下图不就理解了吗

15971239608

upsidedown 发表于 2024-10-10 14:26
你自己画一下图不就理解了吗

我画了一下，怎么都感觉不到哪里有问题，这个loop到底是个啥东西？

                               
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upsidedown

15971239608 发表于 2024-10-10 15:08
我画了一下，怎么都感觉不到哪里有问题，这个loop到底是个啥东西？

...

你代码写了一个`CD（combionatorial delay） 你随便指定一个数，把这个体现在波形上再看一下

15971239608

upsidedown 发表于 2024-10-10 15:50
你代码写了一个`CD（combionatorial delay） 你随便指定一个数，把这个体现在波形上再看一下
...

我有加delay啊，后仿的波形也没啥问题

coolbear2021

15971239608 发表于 2024-10-10 15:08
我画了一下，怎么都感觉不到哪里有问题，这个loop到底是个啥东西？

...

根据你上面贴的代码和波形图，应该是在代码里边用了或逻辑实现了时钟门控，但工具不知道那是个时钟门控，导致DC工具认为这是个loop。clk_cycle_cnt产生某些寄存器的输出Q，这些Q输出通过组合逻辑产生时钟门控信号or_en_clk_cycle_cnt即(~((cycle_cnt_6 & tcadc_rso_reg) | ((tcadc_rso_reg) & cadc_cnt_ff)))，此门控信号与clk_cadc经过或门控（or_en_clk_cycle_cnt | clk_cadc）产生clk_cycle_cnt，工具因此认为是个loop。要消除此loop，只需要让dc工具识别到时钟门控即可，这时工具就不会分析or_en_clk_cycle_cnt到clk_cycle_cnt的路径，就没有loop了。方式一，例化库中的icg cell，选择1个合适的icg cell替换通过rtl代码实现的或门控。方式二，如果没有合适的icg cell，也可以例化库中的or门，替换通过rtl代码实现的或门控，同时约束上增加set_clock_gating_check -setup xxx -hold yyy [get_pins zzz]，xxx与yyy要根据需要设置合适的约束值，zzz是指定到例化或门的连接时钟clk_cadc的那个pin。