请教多时钟综合的设置

tntdog · 发表于 2012-7-12 17:44:16

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本帖最后由 tntdog 于 2012-7-12 18:03 编辑

如上图所示，输入端口是LVDS类型的，有正有负，其中经过LVDS的时钟CLK_1先经过7倍频生成CLK_2，CLK_2又分频成CLK_3，而CLK_2是D3触发器的时钟输入，CLK_3是D4触发器的时钟输入，最终输出数据DATA_OUT。
我在DC脚本中是这样定义的：
create_clock -name CLK_1 -period 70 -waveform {0 35} [get_pins LVDS/CLK_1]

create_generated_clock -name CLK_2 -multiply_by 7 -source LVDS/CLK_1 -master_clock CLK_1 [get_pins {LVDS/D1/Q}]
create_generated_clock -name CLK_3 -divide_by 7 -source LVDS/D1/Q -master_clock CLK_1 [get_pins {LVDS/D1/D2/Q}]

请问这样写有问题吗？综合没报错，但是静态时序分析时报错了，
Warning :Generated clock 'CLK_2' has no path to its master clock.(PTE-075)
Error: Generated clock 'CLK_2' 'rise_edge' is not satisfiable; zero source latency will be used.(UITE-461)

请高手指点，谢谢！

tntdog · 发表于 2012-7-12 18:04:40

两个图是一样的，多上传了一次。

kikky1986 · 发表于 2012-7-12 23:41:29

你的CLK_2是从哪里倍频的呢？PLL的输出，还是通过其它方式倍频的，若是PLL倍频的话，就不用约束了，只写第一句即可，第二句就可以忽略了！

tntdog · 发表于 2012-7-13 09:15:41

CLK_2是CLK_1经过PLL的倍频，CLK_3又是CLK_2经过PLL的分频，现在是-source 和 -master_clock 怎么定义，我觉得问题出在这两个地方。

falloutmx · 发表于 2012-7-13 09:22:22

把clk2/3改成时钟使能的方式

tntdog · 发表于 2012-7-13 09:36:38

回复 5# falloutmx

你好，能说详细点吗？怎么使能？不太明白。谢谢！

tntdog · 发表于 2012-7-16 08:51:30

其实D1、D2是两个PLL锁相环。

205207033 · 发表于 2012-7-20 11:46:55

clk_3的source换成D2的 CK pin。
另外在定义第二个generated clock的时候加上 - waveform，来保证你分频后沿是对其的。 create_generated_clock 默认分出50% duty cycle的时钟。而你的电路应该已经不是了。所以会报错。

neoitachi · 发表于 2012-8-27 13:17:53

我现在也是遇到了UITE-461的报错，跟你这个电路差不多，直接约束的锁相环的输出做为时钟，然后这个时钟接到输出脚作为源同步时钟，在PT下man的一下，好像是因为generated_clock以generated_clock为源造成的，但是不知道这个source和master应该怎么设置。期待高手回答！

frinos · 发表于 2012-8-27 13:38:00

学习一下，谢谢

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