FPGA时序问题

许learner

                               
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各位大佬好，本小白想请教一下，为啥我这建立时间裕量这么大，保持时间还违例呢？这个时序分析报告是综合阶段的，因此就导致布线阶段失败，为何布局布线时修复不了呢？

hxy2018

建立时间和保持时间没有必然的联系。这个报告中显示setup余量比较大，设的约束应该比较松。而hold比较差，随便看下这些endpoint上的hold violation是什么原因导致的，是不是data path上logic太少了导致的，还是clock skew比较大导致的。布线修不了估计是因为太多了，插入buf或调整path delay等太多而无法收敛。综合时的violation最好综合时解掉，如果只有少数的hold violation，route能修复，但太多的话估计不好收敛

upsidedown

不了解时钟网络结构和相关约束，很难替你猜测。