新人问代码问题

wangyangcha · 发表于 2017-5-21 10:55:14

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请问这段代码的问题在哪，为什么会引入flipflop? DEFAULT branch of CASE statement cannot be reached是怎么造成的？

Inferred memory devices in process

in routine accum line 153 in file

'/home/IC/project/cpu_test/risc_cpu_new.v'.
===============================================================================
| Register Name | Type | Width | Bus | MB | AR | AS | SR | SS | ST |
===============================================================================
| accum_reg | Flip-flop | 8 | Y | N | N | N | N | N | N |
===============================================================================
Presto compilation completed successfully.
Information: Building the design 'alu'. (HDL-193)
Warning: /home/IC/project/cpu_test/risc_cpu_new.v:188: DEFAULT branch of CASE statement cannot be reached. (ELAB-311)

module alu(
input wire alu_clk,
input wire [7:0] data,
input wire [7:0] accum,
input wire [2:0] opcode,
output reg [7:0] alu_out,
output wire zero );
parameter HLT = 3'b000,
SKZ = 3'b001,
ADD = 3'b010,
ANDD = 3'b011,
XORR = 3'b100,
LDA = 3'b101,
STO = 3'b110,
JMP = 3'b111;
assign zero = !accum;
always @( posedge alu_clk ) begin
casex( opcode )
HLT:
alu_out <= accum;
SKZ:
alu_out <= accum;
ADD:
alu_out <= data + accum;
ANDD:
alu_out <= data & accum;
XORR:
alu_out <= data ^ accum;
LDA:
alu_out <= data;
STO:
alu_out <= accum;
JMP:
alu_out <= accum;
default:
alu_out <= 8'hxx;
endcase
end

复制代码

endmodule

001qilei001 · 发表于 2017-5-21 12:06:07

1. 为什么会引入flipflop?
答：flipflop就是触发器。时序逻辑的基本单元。 always @( posedge alu_clk )，可不就是描述时序逻辑吗？

2. DEFAULT branch of CASE statement cannot be reached是怎么造成的？
答：default分支，永远跳转不到。因为case的状态信号opcode ，本身是3位，所以有8种情况，在case语句里都已经描述清楚，所以default分支的代码，是可以删减的。

不过，default分支，还是建议写。
一是因为难免以后代码维护的时候，把某个状态给删减了。如果组合逻辑的case，出现这样的情况，就会发生latch，是综合不允许的。至于为什么综合产生latch，是因为组合逻辑分支不全，导致综合工具误认为设计者要保存之前的结果。
二是因为default分支，赋值x不定态，可以起到仿真阶段，波形上及早发现错误。

wangyangcha · 发表于 2017-5-21 12:41:41

回复 2# 001qilei001

谢谢。所以在DC elaborate的时候弹出这个warning “DEFAULT branch of CASE statement cannot be reached”是可以忽略的吧。

wangyangcha · 发表于 2017-5-21 12:59:56

还有如下信息，这段代表什么意思？

Statistics for case statements in always block at line 187 in file
      '/home/IC/project/cpu_test/risc_cpu_new.v'
===============================================
|          Line          |  full/ parallel  |
===============================================
|          188          | auto/auto    |
===============================================

wangyangcha · 发表于 2017-5-21 13:01:25

还有这段“full/ parallel，auto/auto”代表什么意思？

Statistics for case statements in always block at line 187 in file
      '/home/IC/project/cpu_test/risc_cpu_new.v'
===============================================
|          Line          |  full/ parallel  |
===============================================
|          188          | auto/auto    |
===============================================

wangyangcha · 发表于 2017-5-21 13:03:48

回复 2# 001qilei001

还有这段信息代表什么意思呢？

Statistics for case statements in always block at line 187 in file
'/home/IC/project/cpu_test/risc_cpu_new.v'
===============================================
| Line | full/ parallel |
===============================================
| 188 | auto/auto |
===============================================

复制代码

001qilei001 · 发表于 2017-5-21 13:42:57

warning，不同与error和info。
error必须要解决，
warning必须要解释。

关于warning “DEFAULT branch of CASE statement cannot be reached”，作为综合负责人的话，我个人是建议忽略。功能验证方面的问题，由验证人员去负责。

再次强调，warning需要有合理的解释；有些可以忽略，有些会引发问题（比如latch产生、组合loop等，默认是warning，但是要看待成error）。

haimo · 发表于 2017-5-22 10:15:33

casex改成case

haimo · 发表于 2017-5-22 10:16:24

casex改成case

wythelin · 发表于 2017-5-22 11:41:17

回复 5# wangyangcha
full/ parallel 是 synthesis directives.目的是告斯synthesizer 如何implement "case"
RTL code 裡面沒寫，就由synthesizer base on timing/area "auto" 選擇
這篇是非常有名的SUNG paper，裡面對full_case, parallel_case 有非常精采的解釋
非常值得一看

full_case_parallel_case_the_evil_twins_of_verilog.pdf (72.37 KB, 下载次数: 109 )

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