vcs前仿时遇到的问题，输入信号不延一拍

dqwuf2008

eric1810 发表于 2021-3-15 17:37
应该是你的输入给的有问题。
always @(posedege clk)
in

按照你的方法，问题得到解决，谢谢！！！

失重wlq

dqwuf2008 发表于 2021-3-15 16:37
in的上升沿和clk的上升沿是严格对齐的

波形上看对齐没用，VCS的仿真逻辑认为会有先后的，即使同一时刻发生的事件也会有先后顺序

ICS

我还是不喜欢搞这类clk和输入信号边沿对齐的仿真，觉得仿真器的解释方式很难把握。为什么不在仿真的时候整点hold time呢？

乒乓

对于这种情况，主要是激励的问题，我通常给激励加个#0，即可避免出现楼主的问题，例如：
initial begin
    @(posedge clk);#0;
    in = 1;
    @(posedge clk);#0;
    in = 2;
end

awdstraf

可以参考下这个，可能是时钟的问题https://blog.csdn.net/zymwzgl/article/details/103165155