vcs前仿时遇到的问题，输入信号不延一拍

dqwuf2020 · 发表于 2021-3-14 22:11:07

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vcs前仿时遇到的问题，输入信号不延一拍，而是立即赋值给寄存器，
为啥会这样呢？正常不应该是延一拍的嘛，这个问题该如何解决呢？

ICS · 发表于 2021-3-15 09:28:09

看不到代码和波形，没法判断吧？

dqwuf2020 · 发表于 2021-3-15 10:06:00

ICS 发表于 2021-3-15 09:28
看不到代码和波形，没法判断吧？

程序的功能其实很简单，就是对输入的信号打两拍处理，但是test1没有做延迟，立即将输入的in 赋值给了test1，这个地方比较奇怪，为什么不延迟一拍？而test1延迟一拍赋值给test2这块是对的

atuhappy · 发表于 2021-3-15 13:33:18

检查给in信号赋值的地方。
我估计是阻塞非阻塞概念没搞清楚

dqwuf2008 · 发表于 2021-3-15 13:46:42

atuhappy 发表于 2021-3-15 13:33
检查给in信号赋值的地方。
我估计是阻塞非阻塞概念没搞清楚

是非阻塞赋值

ICS · 发表于 2021-3-15 15:51:05

可以尝试着放大点看看clk/in/test1的上升沿是不是同一时刻，如果是的话那我也不知道为啥了。。。

dqwuf2008 · 发表于 2021-3-15 16:14:38

ICS 发表于 2021-3-15 15:51
可以尝试着放大点看看clk/in/test1的上升沿是不是同一时刻，如果是的话那我也不知道为啥了。。。 ...

是同一时刻，我在后仿的波形里看了一下，后仿波形跟真实的D触发器的波形比较接近，前仿可能还是跟编译器的设置有关

失重wlq · 发表于 2021-3-15 16:19:52

VCS认为in变化在clk变化之前了，把in的驱动代码贴出来看看

dqwuf2008 · 发表于 2021-3-15 16:37:30

失重wlq 发表于 2021-3-15 16:19
VCS认为in变化在clk变化之前了，把in的驱动代码贴出来看看

in的上升沿和clk的上升沿是严格对齐的

eric1810 · 发表于 2021-3-15 17:37:24

本帖最后由 eric1810 于 2021-3-15 17:38 编辑

应该是你的输入给的有问题。
always @(posedege clk)
in<={$random}%WIDTH;
这样给他，应该就没问题。
或者在initial begin #2 in<=2'h2;#2 in<=2'h3;end里也用非阻塞赋值。
以上两种方法我都试过。波形是没有问题的。

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