在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
[求助] quartus II 13.0 sp1安装问题 skew 2017-4-27 12196 t28user 2017-4-28 23:18
[讨论] 一个有意思的FPGA的CDC工具 attach_img  ...2 splendid_life 2013-3-13 108529 splendid_life 2017-4-28 17:47
[求助] 问答各位大神,能不能提供下面介绍系统的原理或者计算公式呢。谢谢了 attach_img liuc110 2017-4-28 01686 liuc110 2017-4-28 16:25
[求助] AXI4 interconnect怎么做地址译码访问各个AXI4 slave设备? 大神进 glace12123 2017-4-28 13148 wangjun403 2017-4-28 16:19
[求助] 各位大神,在写FPGA程序的时候遇到一个很诡异的问题 attach_img 东桥下雪 2017-4-27 42438 sme-ic 2017-4-28 12:01
[求助] UART模块中波特率发生器的问题 cxbtiger 2015-7-9 44063 钢铁孙 2017-4-28 10:30
[其它] 代做毕业设计,接手项目 沛凝一鸣 2017-4-27 02713 沛凝一鸣 2017-4-27 22:21
[求助] 求助!自己写了一段代码,ISE仿真输出为黄色的uuuuu是怎么回事啊? tastya 2017-4-27 12758 kikijame 2017-4-27 18:01
[原创] 求助,modelsim时序仿真时出错 attach_img lygwzy89 2017-4-27 01670 lygwzy89 2017-4-27 12:02
[招聘] 有没有用FPGA做过车牌识别的同学?或者感兴趣的?不坐班 私活! chenwen3678 2017-4-27 02054 chenwen3678 2017-4-27 11:16
[解决] 关于vivado HLS联合仿真出错解决方法 attach_img KoveYK 2016-8-23 13584 梦孤城 2017-4-27 10:33
华科大verilog attachment  ...234 wangde03 2009-10-16 379233 荒漠小草 2017-4-27 10:10
[求助] DC综合or1200时如何导入ram的库? happypighaha 2011-11-6 44636 wanhi 2017-4-26 23:23
[求助] 关于异步FIFO深度的计算  ...234 tjxgz 2013-3-19 3323811 hurrywork 2017-4-26 22:25
[讨论] Verilog可综合语句以及综合后结果 547420883 2017-4-26 02095 547420883 2017-4-26 21:03
[求助] 关于vcs加密verilog ningyuan198 2015-11-3 310048 ningyuan198 2017-4-26 19:39
[求助] vivado编译仿真库文件失败 netyouke314 2017-4-26 02033 netyouke314 2017-4-26 17:28
[求助] DC综合 moses_ic 2017-4-25 41987 杰克淡定 2017-4-26 17:21
[求助] JTAG下载问题 黎释注册 2017-4-25 42678 黎释注册 2017-4-26 16:49
[求助] K7的embedded kit板子,接上电、打开开关后为何右上角的指示灯不亮 fenglichen 2017-4-26 01418 fenglichen 2017-4-26 15:23
悬赏 [求助] Xilinx Artix 7开发板中如何播放音频 - [悬赏 500 信元资产] 万年潜水艇 2017-4-24 12505 sme-ic 2017-4-26 14:20
[求助] vivado_rapidIO_IP编译问题 qq7752 2017-4-11 42899 lover2012 2017-4-26 07:57
[求助] 请教源同步输出约束问题 attach_img monkeywind 2017-4-19 73133 monkeywind 2017-4-25 19:49
[原创] AHB中线中回环突发和增量突发有什么区别啊? 生为鸿妍 2015-7-6 33077 钢铁孙 2017-4-25 17:25
[求助] Altera DDIO_OUT IP的输出一直为0  ...2 谁枫而飘 2016-6-14 145922 谁枫而飘 2017-4-25 17:04
[求助] 有谁知道双正交小波滤波器组在FPGA中怎么实现吗?? attach_img tastya 2017-3-24 11941 tastya 2017-4-25 16:20
[求助] SRIO IP核的使用问题  ...2 apple1990 2012-11-21 1819481 cuiapei 2017-4-25 15:31
[求助] fpga jtag 无线调试 chaoyangtianxia 2017-4-21 12095 chaoyangtianxia 2017-4-25 08:44
[调查] 大家都用Tcl和Perl写过什么?  ...2 dreamylife 2011-12-9 118489 yaungwaung 2017-4-25 00:46
[求助] 同步设计与异步设计 yyz6162 2013-7-1 88841 haoxchao828 2017-4-24 19:33
[求助] 设计中用到xilinx FFT IP核,导致仿真很慢 yanyuwei 2015-11-10 53526 yanyuwei 2017-4-24 18:23
悬赏 [求助] 关于平面转换问题 - [悬赏 10 信元资产] 星见 2017-4-24 02025 星见 2017-4-24 15:21
FPGA full form is what raju12345 2017-4-23 12636 xxgeneral 2017-4-24 15:20
[求助] 问个问题。。。Vivado2015.2版本下的模拟的时候出现的链接错误 zhumingjie159 2017-4-23 34500 failedtolink 2017-4-24 12:12
[求助] Quaruts II门级仿真的时候出现 Hold不满足 attach_img keqin_yang 2017-4-24 01991 keqin_yang 2017-4-24 11:56
下一页 »

快速发帖

还可输入 120 个字符
您需要登录后才可以发帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

X

小黑屋| 手机版| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2025-7-5 04:36 , Processed in 0.032310 second(s), 9 queries , Gzip On, MemCached On.

eetop公众号 创芯大讲堂 创芯人才网
返回顶部 返回版块